EDA课设——定时器

成绩评定表课程设计任务书目录1 概述 (1)1.1 设计背景和意义 (1)1.2 设计任务 (1)1.3 设计要求 (1)2 原理设计及层次划分 (1)2.1 工作原理 (1)2.2 层次划分 (2)3 软件设计 (2)3.1控制计数模块模块代码设计 (2)3.2 报警器模块代码设计 (4)3.3 译码器模块代码设计 (5)3.4 定时器原件例化模块代码设计 (5)4 仿真及测试 (6)4.1 控制计数模块仿真 (6)4.2报警器模块仿真 (8)4.3 译码器模块代码仿真 (9)4.4 定时器原件例化模块代码仿真 (10)5 总结 (11)6 参考文献 (11)1 概述1.1 设计背景和意义EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。

利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。

EDA技术是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

1.2 设计任务通过设计，定时器可以整体清零；可以定时最高到99MIN;以秒速度递增至预定时间，以秒速度递减至零。

1.3 设计要求具有整体清零（reset）功能，定时99分钟。

以秒速度递增至99分钟停止，启动报警(cout)5秒钟。

具有置位（cn）控制，即cn高电平时，clk脉冲上升沿到来，计数加一；cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零结束，并同时报警（cout）5秒钟。

时钟信号提供秒信号（1HZ）；四位数码管静态显示,高位high(3 downto0)显示分,低位low（3 downto 0）显示秒2 原理设计及层次划分2.1 工作原理1.系统设计方案通过记数器控制中心输入秒信号，并输出两个四位的BCD码，可分别来表示各位与十位，也可整体复位清零。

通过该记数器实现以秒速度递增至清零，该记数器以秒的速度递增至99来实现置位，而以秒的速度递减至零以实现定时功能。

当以秒速度递增至99分钟停止，启动报警(cout)5秒钟。

cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零结束时也同时报警（cout）5秒钟。

通过二选一选择器对个位和十位进行扫描输出，并将输出送到译码器，通过译码器对输入的四位BCD码进行七段码编译，然后输出到数码管。

2.2 层次划分2.2.1控制计数模块Aaa控制计数模块，是该定时器的核心部分.res为复位端，用来清零，采用异步复位方式；cn用于置位，高电平有效。

cout端将在定时结束时产生高电平。

Low和high为四位BCD码输出端口，可用于显示。

当cn有效时，clk脉冲上升沿到来，计数加1；当cn为低电平时，置位结束，进入计时阶段，每1个时钟周期发出一个脉冲，使输出记数减1，直到记时结束，令cout位为高电平为止。

2.2.2报警器模块主要功能是计数器以秒速度递增至99分钟停止时启动报警(cout)5秒钟。

倒计时阶段，计时器以秒速度使输出计数减一至零结束时也同时报警（cout）5秒钟。

当始终把脉冲clk上升沿到来时count开始计数，同时speak置高电平开始报警，当计数达到5s后speak 置0，停止报警。

它的操作源程序如下：2.2.3 译码器模块译码器yima是对四位BCD码进行七段码译码，其输出p0～p6分别接数码管各段进行显示输出。

2.2.4 定时器原件例化模块3 软件设计3.1 控制计数模块代码设计Aaa控制计数模块，是该定时器的核心部分.res为复位端，用来清零，采用异步复位方式；cn用于置位，高电平有效。

cout端将在定时结束时产生高电平。

Low和high为四位BCD码输出端口，可用于显示。

当cn有效时，clk脉冲上升沿到来，计数加1；当cn为低电平时，置位结束，进入计时阶段，每1个时钟周期发出一个脉冲，使输出记数减1，直到记时结束，令cout位为高电平为止。

该模块的源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq isport (cn,res,clk:in std_logic;cout :out std_logic;flow,fhigh,mlow,mhigh:out std_logic_vector(3 downto 0));end jsq;architecture art of jsq issignal fdisplow,fdisphigh,mdisplow,mdisphigh:std_logic_vector(3 downto 0);--定义信号分别表示分钟和秒钟的十位和个位beginprocess(clk,cn,res)beginif(res='1')thenmdisplow<="0000";mdisphigh<="0000";fdisplow<="0000";fdisphigh<="0000";cout<='0'; --res高电平执行复位elsif (clk'event and clk='1')thenif cn='1'thenif mdisplow<9 thenmdisplow<=mdisplow+1;--秒钟个位数小于9时执行计数加1cout<='0';elsif mdisplow="1001" and mdisphigh<5 thenmdisplow<="0000";mdisphigh<=mdisphigh+1;--秒钟十位进位加1elsif mdisphigh="0101" and fdisplow<9 thenmdisplow<="0000";mdisphigh<="0000";fdisplow<=fdisplow+1;--满59秒后分钟个位加1elsif fdisplow="1001" and fdisphigh<9 thenmdisplow<="0000";mdisphigh<="0000";fdisplow<="0000";fdisphigh<=fdisphigh+1;--满9分59秒后分钟十位加1elsif fdisplow="1000" and fdisphigh="1001" thenmdisplow<="0000";mdisphigh<="0000";fdisplow<="1001";--计时至99分停止elsif fdisplow="1001" and fdisphigh="1001" thencout<='1';--计时停止cout变为高电平end if;elsif cn='0' then --cn为0进入倒计时if mdisplow>0 thenmdisplow<=mdisplow-1;--秒钟减1cout<='0';elsif mdisplow="0000" and mdisphigh>0 thenmdisplow<="1001";mdisphigh<=mdisphigh-1;--个位0时十位减1elsif mdisphigh="0000" and fdisplow>0 thenmdisplow<="1001";mdisphigh<="0101";fdisplow<=fdisplow-1;--分减1elsif fdisplow="0000" and fdisphigh>0 thenmdisplow<="1001";mdisphigh<="0101";fdisplow<="1001";fdisphigh<=fdisphigh-1;--分减10elsif fdisphigh="0000"and fdisplow="0000"and mdisphigh="0000"and mdisplow="0000"thencout<='1';--倒计时结束cout变为高电平end if;end if;end if;end process;mhigh<=mdisphigh;mlow<=mdisplow;fhigh<=fdisphigh;flow<=fdisplow;end art；3.2 报警器模块代码设计主要功能是计数器以秒速度递增至99分钟停止时启动报警(cout)5秒钟。

倒计时阶段，计时器以秒速度使输出计数减一至零结束时也同时报警（cout）5秒钟。

当始终把脉冲clk上升沿到来时count开始计数，同时speak置高电平开始报警，当计数达到5s后speak置0，停止报警。

它的操作源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cou5 isport(clk,reset,en:in std_logic;speak:out std_logic);end cou5;architecture behavior of cou5 issignal count:std_logic_vector(2 downto 0);--定义计数信号beginprocess(reset,clk)beginif reset='1' or en='0' thencount(2 downto 0)<="000";speak<='0';--有复位信号或始能端低电平时输出0elseif(clk'event and clk='1')thencount<=count+1;speak<='1';--有时钟上升沿计数加1，报警信号speak高电平if count>5 thenspeak<='0'; --5秒之后停止报警speak为0end if;end if;end if;end process;end behavior;3.3 译码器模块代码设计译码器yima是对四位BCD码进行七段码译码，其输出p0～p6分别接数码管各段进行显示输出，它的操作源程序如下：library ieee;use ieee.std_logic_1164.all;entity yima isport(a:in std_logic_vector(3 downto 0);p:out std_logic_vector(6 downto 0));end yima;architecture arc of yima isbeginprocess(a)begincase a iswhen"0000"=>p<="0111111";when"0001"=>p<="0000110";when"0010"=>p<="1011011";when"0011"=>p<="1001111";when"0100"=>p<="1100110";when"0101"=>p<="1101101";when"0110"=>p<="1111101";when"0111"=>p<="0000111";when"1000"=>p<="1111111";when"1001"=>p<="1101111";--七段译码器显示0—9when others=>p<="0000000";end case;end process;end arc;3.4 定时器原件例化模块代码设计library ieee;use ieee.std_logic_1164.all;entity yjlh isport(sen,resa,clka,resb: in std_logic;myimal:out std_logic_vector(6 downto 0); --秒钟个位译码输出 myimah:out std_logic_vector(6 downto 0); --秒钟十位译码输出 fyimal:out std_logic_vector(6 downto 0); --分钟个位译码输出 fyimah:out std_logic_vector(6 downto 0); --分钟十位译码输出 baoj:out std_logic);end entity yjlh;architecture art of yjlh iscomponent jsq isport (cn,res,clk:in std_logic;cout :out std_logic;flow,fhigh,mlow,mhigh:out std_logic_vector(3 downto 0)); end component jsq; --jsq控制模块component yima isport(a:in std_logic_vector(3 downto 0);p:out std_logic_vector(6 downto 0));end component yima;--译码模块component cou5 isport(clk,reset,en:in std_logic;speak:out std_logic);end component cou5;--报警模块signal s1,s2,s3,s4:std_logic_vector(3 downto 0);signal s5:std_logic;beginu1:jsq port map(sen,resa,clka,s5,s1,s2,s3,s4);u2:yima port map(s1,fyimal);u3:yima port map(s2,fyimah);u4:yima port map(s3,myimal);u5:yima port map(s4,myimah);u6:cou5 port map(clka,resb,s5,baoj);--各模块通过位置关联end architecture art;4 仿真及测试4.1 控制计数模块仿真该计数器生成的原件如下图所示：图一计数器原件生成图计数器波形仿真图如下图所示：图二计数器波形仿真Aaa控制计数模块，是该定时器的核心部分.res为复位端，用来清零，采用异步复位方式；cn用于置位，高电平有效。