复件 (4)

K4原理图
如图1-6
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(en,res,clk: in std_logic; ca : out std_logic; cout : out std_logic_vector(3 downto 0)); end; architecture rtl of cnt10 is signal q : std_logic_vector(3 downto 0); begin p1 : process(en,clk,res) begin if(clk'event and clk='1') then if(res='0') then q<="0000"; elsif(en='1') then if(q=9) then q<="0000";
如图1-8 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt101 is --output minitute's gewei port(en2,en,res,clk : in std_logic;
2.2.4.4 CNT61模块的设计 六进制计数器,输出分的各位.EN接CNT101的进位CA,产生正常的时钟;EN2由外部端 口控制,可用来调节时间,高电平有效,输出分的十位将以秒的速度递增循环.如图1-9 所示.
如图1-9 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt61 is --output minitute's shiwei port(en2,en,res,clk : in std_logic; ca : out std_logic; --jingwei cout : out std_logic_vector(3 downto 0)); end; architecture rtl of cnt61 is signal q : std_logic_vector(3 downto 0); begin p1 : process(en,en2,clk,res) begin
图1-2 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cn6 is port(res,clk : in std_logic; cout : out std_logic_vector(2 downto 0)); end cn6;
p2 : process(q) begin if(q=5) then ca<=en; else ca<='0'; end if; end process p2; cout<=q; end rtl; 2.2.4.3 CNT101模块设计 即十进制计数器,输出分的个位.EN接CNT6的进位CA,产生正常的时钟;EN2由外部 断口控制,可用来调节时间,高电平有效,输出将以秒的速度递增循环.如图1-8 所示.
EDA数字钟的设计 EDA数字钟的设计
1.设计思想 1.设计思想 2.设计过程 2.设计过程
2.1数字钟原理图 2.1数字钟原理图
3.K4模块原理图 3.K4模块原理图 4.系统仿真图 4.系统仿真图 5.OVER
1.设计思想 设计思想 基于VHDL语言,用Top_Down的思想进行设计. 1.1 确定总体结构,如图1-1所示. 时间计数
2.2.4.5 CNT23模块设计 24进制计数器,输出时个位和时十位,由两个选通信号EN和EN2控制,EN2用来调时. 如图1-10所示.
K4原理图
如图1-10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt23 is port(en2,en,res,clk : in std_logic; a,b : out std_logic_vector(3 downto 0)); end; architecture rtl of cnt23 is signal aout,bout : std_logic_vector(3 downto 0); begin p1 : process(en,en2,clk,res) begin if(res='0') then aout<="0000";
else q<=q+1; end if; end if; end if; end process p1; p2 : process(q) begin if(q=9) then ca<=en; else ca<='0'; end if; end process p2; cout<=q; end rtl; 2.2.4.2 CNT6模块设计 即进制计数器,CLK为秒信号;RES为复位信号,与CLK同步;EN为选通信号; COUT[3..0]输出秒的十位;CA是进位信号.如图1-7所示.
如图1-7
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt6 is port(en,res,clk: in std_logic; ca : out std_logic; cout : out std_logic_vector(3 downto 0)); end; architecture rtl of cnt6 is signal q : std_logic_vector(3 downto 0); begin p1 : process(en,clk,res) begin if(clk'event and clk='1') then if(res='0') then q<="0000"; elsif(en='1') then if(q=5) then q<="0000"; else q<=q+1; end if; end if; end if; end process p1;
显示模块
数码管显示
图1-1
2.设计过程 设计过程
2.1数字钟原理图 数字钟原理图
clk
res
用来选择显示的数码管及 对应的数,进行循环扫描 显示
对于输入的4位BCD码 进行译码,输出7位 整点 报时 接数 码管 的a~g
Q[6..0]
设置 分 10 位
min10tmp hrtmp
பைடு நூலகம்
设 置 时
ring
architecture rtl of sel61 is begin process(a,b,c,d,e,f,sel) variable cout : std_logic_vector(3 downto 0); begin case sel is - -用于动态选择秒分时 when "000"=>cout:=a; when "001"=>cout:=b; when "010"=>cout:=c; when "011"=>cout:=d; when "100"=>cout:=e; when others=>cout:=f; end case; q <=cout; end process; end rtl;
对于给定的信号,输出对应的数, 送到七段码译码器.
2.2数字钟各部分组成模块 数字钟各部分组成模块
单元模块设计部分分四个部分,介绍数字钟选择显示数码管和 对应的数模块CN6,信号选择模块SEL61,七段码译码器模块 DISP和复位,秒,分,时显示,设置模块. 2.2.1 CN6模块的设计 即无进位的六进制计数器,由此提供选择信号,可提供选择信号, 选择显示的数码管及对应的数,循环扫描显示.如图1-2
2.2.3 DISP模块的设计 即七段译码器,如图1-4所示,对于输入的4位BCD码进行译码,输出7位,Q0~Q6分别外 接数码管a~g段显示.
图1-4 library ieee; use ieee.std_logic_1164.all; entity disp is port(d : in std_logic_vector(3 downto 0); q : out std_logic_vector(6 downto 0)); end;
2.2.4 K4模块的设计
如图1-5 如图1-5,RES是整个系统的复位键,低电平有效,复位时,各个输出都为零,时间显示0 时0分0秒;clk是输入时钟,提供秒信号,上升沿触发,每出发一次,时间增加一秒; HRTMP,MIN10TMP,MIN10TMP可以分别设置小时位,10分位,分位,起到调时的作用, 高电平有效,有效时,每来一个CLK时钟(1s),所对应的位都将以各自的计数循环; RING是整点报时;SEC,SEC10,MIN,MIN10,HR,HR10都输出四位BCD码,用于计数. 2.2.4.1 CNT10模块设计 10进制计数器.CLK为秒信号;RES是复位信号,与CLK同步;EN为选通信号; COUT3..0]输出秒个位;CA是进位信号.如图1-6所示.
architecture rtl of cnt101 is signal q : std_logic_vector(3 downto 0); begin p1 : process(en,en2,clk,res) begin if(clk'event and clk='1') then if(res='0') then q<="0000"; elsif(en='1'or en2='1') then if(q=9) then q<="0000"; else q<=q+1; end if; end if; end if; end process p1; p2 : process(q) begin if(q=9) then ca<=en; else ca<='0'; end if; end process p2;