2007第七讲

设计要点：采 设计要点： 语句。 用case语句。 语句 此处加不加 default语句？？ 语句？？ 语句
endcase end endmodule
3'd0:out=8'b11111110; 3'd1:out=8'b11111101; 3'd2:out=8'b11111011; 3'd3:out=8'b11110111; 3'd4:out=8'b11101111; 3'd5:out=8'b11011111; 3'd6:out=8'b10111111; 3'd7:out=8'b01111111;
语句实现8-3优 用case语句实现 优 语句实现 先编码器
问题：可否用 问题： case语句来实 case语句来实 现？？
３、BCD-7段码译码器 段码译码器 D3 D2 D1 D0
H"0" H"1" H"2" H"3" H"4" H"5" H"6" H"7" H"8" H"9" H"A" H"B" H"C" H"D" H"E" H"F" => => => => => => => => => => => => => => => =>
（二）、编码译码器 ）、编码译码器 ２、８－３优先编码器 要点： 语句。 要点：用if-else语句。 语句
a b c d e f g h out x x x x x x x 1 0111 x x x x x x 1 0 0110 x x x x x 1 0 0 0101 x x x x 1 0 0 0 0100 x x x 1 0 0 0 0 0011 x x 1 0 0 0 0 0 0010 x 1 0 0 0 0 0 0 0001 1 0 0 0 0 0 0 0 0000
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特点： 特点：边沿敏感
如何实现电平 敏感？？ 敏感？？
4、移位寄存器 、
Module shifter(din,clk,clr,dout); Input din,clk,clr; Output[7:0] dout; Reg[7:0] dout; Always@(posedge clk) Begin If(clr) dout=8’b00000000; else begin dout=dout>>1; dout[7]=din; end end endmodule dout[7] dout[0]
如何设计？ 如何设计？trydecoder47.v a,b,c,d,e,f,g
1, 1, 1, 1, 1, 1, 0; 0, 1, 1, 0, 0, 0, 0; 1, 1, 0, 1, 1, 0, 1; 1, 1, 1, 1, 0, 0, 1; 0, 1, 1, 0, 0, 1, 1; 1, 0, 1, 1, 0, 1, 1; 1, 0, 1, 1, 1, 1, 1; 1, 1, 1, 0, 0, 0, 0; 1, 1, 1, 1, 1, 1, 1; 1, 1, 1, 1, 0, 1, 1; 1, 1, 1, 0, 1, 1, 1; 0, 0, 1, 1, 1, 1, 1; 1, 0, 0, 1, 1, 1, 0; 0, 1, 1, 1, 1, 0, 1; 1, 0, 0, 1, 1, 1, 1; 1, 0, 0, 0, 1, 1, 1; 8
din
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5、8位加法 减法计数器 、 位加法 位加法/减法计数器
module counter(d,clk,clear,load,up_down,q) input[7:0] d; input clk,clear,load,up_down; output[7:0] q; reg[7:0] cnt; assign q=cnt; always@(posedge clk) begin if(!clear) cnt=8’h00; else if(load) cnt=d; else if(up_down) cnt=cnt+1; else cnt=cnt-1; end ednmodule
6、模60BCD码计数器 、 码计数器
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7、RAM/ROM的Verilog HDL实现： 用例化的方法可以调用参数化宏单元 lpm_rom或lpm_ram_dq。 例：try_lpm_rom.v 8、串并转换器 如何把串行数据变成并行的？先移入的 是最高位还是最低位？ 例：try_serial_pal.v
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问题： 问题： 1、该计数器的特点？ 该计数器的特点？ 2、任意进制计数器的设计？ 任意进制计数器的设计？
module count_60(qout,cout,data,load,reset,clk); output[7:0] qout; output cout; input[7:0] data; input load,clk,reset; reg[7:0] qout; always@(posedge clk) begin 同步复位 if(reset) qout=0; //同步复位 else if(load) qout=data; //同步置数； 同步置数； 同步置数 else begin if(qout[3:0]==9) //模10控制 模 控制 begin qout[3:0]=0; if(qout[7:4]==5) qout[7:4]=0; //模60控制； 控制； 模 控制 else qout[7:4]=qout[7:4]+1; end else qout[3:0]=qout[3:0]+1; end end 进位控制； assign cout=(qout==8b’01011001)?1:0; //进位控制； 进位控制 endmodule
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时序电路设计小结
各种D触发器、锁存器的设计，注意清 零置位的设计。 各种移位寄存器的设计。 各种计数器的设计，注意计数器的模、 使能、清零、置数的设计。
a f b
g
e
d
c dp
4、数据选择器的设计 2选1：trymux.v 4选1：try_41mux.v 5、奇偶校验器的设计 8位并行数据的奇偶检验位产生： try_parity.v
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6、用组合电路实现的ROM：try_rom.v 8、调用参数化宏单元lpm_ram_dq实现 ROM：try_lpm_rom.v
同步还是 异步清零 ？？
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3、数据寄存器 、 Module reg8(data_in,data_out, clk,clr); Input[7:0] data_in; Input clk,clr; Output[7:0] data_out; Reg[7:0] data_out; Always@ (posedge clk or posedge clr) begin if(clr) data_out=0; else data_out=data_in; end endmodule 8 reg8 data_in clk clr 8 data_out
module try83coder1(none_on,outcode,a,b,c,d,e,f,g,h); output none_on; output[2:0] outcode; input a,b,c,d,e,f,g,h; reg[3:0] outtemp; assign {none_on,outcode}=outtemp; always@(a or b or c or d or e or f or g or h) begin casex({a,b,c,d,e,f,g,h}) 8’b???????1: outtemp=4'b0111; 8’b??????10 : outtemp=4'b0110; 8’b?????100: outtemp=4'b0101; 8’b????1000: outtemp=4'b0100; 8’b???10000: outtemp=4'b0011; 8’b??100000: outtemp=4'b0010; 8’b?1000000: outtemp=4'b0001; 8’b10000000: outtemp=4'b0000; default: endcase end endmodule 7 outtemp=4’b1000;
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else if(g) outtemp=4'b0110; else if(f) outtemp=4'b0101;
else if(e) outtemp=4'b0100; else if(d) outtemp=4'b0011; else if(c) outtemp=4'b0010; else if(b) outtemp=4'b0001; else if(a) outtemp=4'b0000; else end endmodule outtemp=4'b1000;
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组合逻辑电路的设计小结
根据电路图设计 根据布尔表达式作设计 根据真值表作设计
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二、常用时序电路模块的设计 1、D触发器 ：基本 触发器 2、D触发器 ：带置位和清零端 、 触发器 触发器1：基本D触发器 、 触发器 触发器2：
Module DFF(Q,D,CLK); Output Q; Input D,CLK; Reg Q; Always@(posedge CLK) begin Q=D; end endmodule end endmodule Module DFF(Q,D,CLK,CLR,PRESET); Output Q; Input D,CLK,CLR,PRESET; Reg Q; Always@(posedge CLK or posedge PRESET ) begin If(PRESET) Q=1; else if(CLR) Q=0; else Q=D;