CPLD&FPGA 第2章

【例2-2】一个设计中包含两个实体example1和example2，需要两次库
声明。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 实体example1的库声明
ENTITY example1 IS (……)； END ENTITY example1；
LIBRARY IEEE;
WORK库是用户当前编辑文件所在的文件，即用户在进行VHDL设计时 的现行工作库，用户的设计成果将自动保存在这个库中，是用户自己 的仓库，同STD库一样，使用该库不需要任何说明。
2.1.1 VHDL的基本结构
1.库
库声明的作用范围是从一个实体说明开始到其所属的结构体、配置为
止，当一个源程序中出现两个以上的实体时，必须重复说明。
2.1 任务1---基本门电路设计
2.1.1 VHDL的基本结构 2.1.2 数据类型 2.1.3 数据对象 2.1.4 运算符 2.1.5 设计实例
任务描述：
数字系统的逻辑关系通常可由与、或、非等基本逻辑关 系组合构成。能够实现基本逻辑关系的电路称为基本门 电路。常用的门电路有：与门、或门、非门、与非门、 或非门、同或门和异或门。学习VHDL语言设计，本教 程从最基础的门电路设计开始，掌握VHDL程序的基本 结构和常用数据类型。
例如：LIBRARY IEEE; --IEEE库声明
常用的库：IEEE、STD、WORK库
IEEE库是VHDL设计中最常用的资源库，包含STD_LOGIC_1164、 STD_LOGIC_ARITH、STD_LOGIC_UNSIGNED等。
STD库是VHDL语言标准库，使用时无需声明。STD库定义了 STADNARD 和TEXTIO两个标准程序包。
1.库
库是专门存放预先编译好的程序包的地方，其功能相当于一个共享资 源的仓库，已经完成设计的资源存入库中才能被其他的实体所调用。 库的声明语句总是放在设计单元的最前面，表示该库资源对以下的设 计单元开放。
2.1.1 VHDL的基本结构
1.库
库声明的语句格式： LIBRARY 库名；
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY example2 IS (……)； END ENTITY example2；
实体example2的库声明
2.1.1 VHDL的基本结构
2.程序包
程序包是用硬件描述语言编写的一段程序，定义了数据类型、逻辑操 作和元件等，可以供其他设计单元调用和共享。
IEEE标准库中常用程序包：STD_LOGIC_1164
STD_LOGIC_ARITH STD_LOGIC_SIGNED STD_LOGIC_UNSIGNED。 调用程序包的语句格式为：
USE 库名.程序包名； 例如：USE IEEE.STD_LOGIC_1164.ALL;
-- 调用IEEE库中的STD_LOGIC_1164程序包
ENTITY ym2 IS
--定义实体名为ym2
PORT( a, b : IN STD_LOGIC ;
--端口说明，定义端口类型和数据类型
y : OUT STD_LOGIC ) ;
END [ENTITY] ym2 ;
--实体结束，[ ]中的内容可不写
--结构体部分
ARCHITECTURE one OF ym2 IS
先通过下面的例子来了解VHDL程序的基本结构。
【例2-1】用VHDL语言设计一个2输入与门，文件名为ym2.vhd。
--库和程序包部分
LIBRARY IEEE;
--IEEE库
USE IEEE.STD_LOGIC_1164.ALL;
--调用STD_LOGIC_1164程序包
-- 实体部分
2.1.1 VHDL的基本结构
3.实体
实体用于描述设计系统的外部接口信号。设计实体是VHDL程序的基本 单元，是电子系统的抽象。简单的实体可以是一个门电路，复杂的实 体可以是一个微处理器或一个数字电子系统。一个设计可以有多个实 体，但只有处于最高层的实体称为顶层实体，编译和仿真都是对顶层 实体进行的。
--定义结构体名为one
BEGIN
y <= a AND b ;
-- 将a与b相与的值赋给输出端口y
END [ARCHITECTURE] one;
--结构体结束，[ ]中的内容可不写
2.1.1 Байду номын сангаасHDL的基本结构
VHDL程序包含库（LIBRARY）、程序包（PACKAGE）、实体（ ENTITY）、结构体（ARCHITECTURE）、配置（CONFIGURATION ）5个部分。其中实体、结构体是每个VHDL程序的必需部分，配置 、程序包和库是可选部分，
任务目标：
1.掌握VHDL程序的基本结构。 2.能根据读出程序的相关信息，如：实体名、对外端口及
模式等。 3.能利用简单信号赋值语句完成基本门电路的程序设计。 4.能进行程序编译和简单排错。 5.能对设计进行仿真验证。
学习重点：
1. VHDL程序的基本结构、数据对象与类型、运算符号。 2. VHDL赋值语句的语法格式与使用。 3. 利用Quartus Ⅱ文本输入进行项目设计的方法。 4. 程序编译与排错的方法。 5. 仿真方法和仿真分析。 6. 分析、判断、解决问题的方法。
引言
所有“idea（想法）”都需要表达出来才会实现，VHDL 语言就是表达的工具之一。在初步掌握了CPLD/FPGA可 编程逻辑器件开发平台Quartus II的使用，并且能用原理 图设计输入的方式完成了一些数字电路的设计的前提下， 本章将重点学习VHDL语言的表达方法，并应用VHDL语言 实现常用数字电路的设计。
学习难点：
1. VHDL程序的基本结构、数据对象与类型、运算符号。 2. VHDL赋值语句的语法格式与使用。 3. 利用Quartus Ⅱ文本输入进行项目设计的方法。
2.1.1 VHDL的基本结构
一个完整的VHDL程序可看作一个独立设计单元，或者一个 元件。开发者要做的事情就是把要实现的功能用VHDL语言 描述出来，并能被编译软件理解和实现。