DDR3分组实例
DDR走线知识
SDRAM, DDR, DDR2, DDR3是RAM技术发展的不同阶段, 对于嵌入式系统来说, SDRAM常用在低端, 对速率要求不高的场合, 而在DDR/DDR2/DDR3中，目前基本上已经以DDR2为主导，相信不久DDR3将全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型差别就是在内部逻辑的"预存取"技术有所差别, 但是从外部接口之间的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command等，无论是DDR/DDR2/DDR3，他们的clock与data 的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这里可能有人反对, 觉得data应该等于533MHz, 其实它我们常说的533MHz的Bit Rate, 这里要注意一个周期是由'0'与'1'组成的, 我们在SI仿真时要注意了。
)DDR/DDR2/DDR3的Layout Guidelines通常具有下面的格式(只显示一部分，并且里面的参数参数参考)本文结合Micron与Freescale的DesignGuidelines，详细介绍DDR2的layout方面需要注意的问题，从总体来看，就可以归纳为上面那张图所表现的形式。
本文中关于lql-xxx为个人文章编号，无实际意义。
另外，读者可以参阅本站的另外一篇文章DDR2 design checklist。
1. Micro建议VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。
VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。
本文内容可以和lql-003-DDR Designer Check list.doc 配合使用，作为DDR设计原则指导资料。
对于DDR来说，定义信号组如下：l 数字信号组DQ，DQS，DM，其中每个字节又是内部的一个信道Lane 组，如DQ0~DQ7，DQS0， DM0为一个信号组。
DDR3详解
DDR3详解DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆原⽂地址：* DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆作者：andyhzw 1．结构框图：2．管脚功能描述3．状态图：Power on: 上电Reset Procedure: 复位过程Initialization: 初始化ZQCL: 上电初始化后，⽤完成校准ZQ电阻。
ZQCL会触发DRAM内部的校准引擎，⼀旦校准完成，校准后的值会传递到DRAM 的IO管脚上，并反映为输出驱动和ODT阻值。
ZQCS: 周期性的校准，能够跟随电压和温度的变化⽽变化。
校准需要更短的时间窗⼝，⼀次校准，可以有效的纠正最⼩0.5%的RON和RTT电阻。
Al：Additive latency.是⽤来在总线上保持命令或者数据的有效时间。
在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进⼊器件内部的时间。
下图为DDR3标准所⽀持的时间操作。
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY 的拓扑结构，来处理命令、地址、控制信号和时钟。
FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯⽚上的flight time skew,这使得控制器（FPGA或者CPU）很难以保持Tdqss ,tdss和tdsh这些时序。
这样，ddr3⽀持write leveling这样⼀个特性，来允许控制器来补偿倾斜（flight time skew）。
存储器控制器能够⽤该特性和从DDR3反馈的数据调整DQS和CK之间的关系。
在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。
控制器不停对DQS进⾏延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的⽅式被建⽴起来了，由此可以保证tDQSS。
DDR布局布线规则与实例【中为电子科技工作室】
DDR3布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual, 6DualLite,6Solo Families ofApplications ProcessorsIMX6 Serial Layout Recommendations目录1.DDR原理性连接框图 (3)2. DDR布局布线规则 (4)3. DDR布线细节 (5)3.1 数据线的交换 (6)3.2 DDR3（64bits）T型拓扑介绍 (6)3.3 DDR3（64bits）Fly-by型拓扑介绍 (6)3.4 2GB DDR布局布线建议 (6)3.5 4GB DDR布局布线建议 (7)4. DDR布局布线实例 (8)4.1 4片DDR T型拓扑实例 (8)4.2 8片DDR Fly-by型拓扑实例 (12)5. 高速信号布线建议 (19)6. 地平面设计建议 (19)7. DDR POWER布线建议 (21)8. 参考 (23)9. 声明 (23)1.DDR原理性连接框图图1、图2为I.MX6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与i.MX6DQ/SDL连接示意图图2 LPDDR2与i.MX6DQ/SDL连接示意图2. DDR布局布线规则DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计4片DDR3芯片，顶层、底层各两片。
DDR应该尽量靠近CPU，这样可以减小寄生参数和传播延时。
图3 DDR和去耦电容的布局DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
DDR3简介
DDR3简介DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。
DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。
同时，DD R3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。
此外，DDR3的工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。
说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。
DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。
虽然如此，DDR3现今是并行SDR AM家族中速度最快的成熟标准，JEDEC标准规定的DDR3最高速度可达160 0MT/s（注，1MT/s即为每秒钟一百万次传输）。
不仅如此，内存厂商还可以生产速度高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。
内存的工作速度内存技术从SDR，DDR，DDR2，DDR3一路发展而来，传输速度以指数递增，除了晶圆制造工艺的提升因素之外，还因为采用了Double Data Rate以及Prefetch两项技术。
实际上，无论是SDR还是DDR或DDR2、3，内存芯片内部的核心时钟基本上是保持一致的，都是100MHz到200MHz（某些厂商生产的超频内存除外）。
DDR3布局布线规则与实例
DDR3布局布线规则与实例DDR3 布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual,6DualLite, 6Solo Families of Applications ProcessorsIMX6 Serial Layout Recommendations2 / 343 / 344 / 341.DDR 原理性连接框图图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图，连接示意一目了然。
图 1 DDR3 与 i.MX6DQ/SDL 连接示意图5 / 34图 2 LPDDR2 与 i.MX6DQ/SDL 连接示意图2.DDR 布局布线规则DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。
图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。
DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传播延时。
6 / 34图 3 DDR 和去耦电容的布局DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
各信号线布线长度要求如表 1 所示。
表 1 所有信号线等长的布线方式7 / 34以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。
表 2 给出了以字节为单位分组等长布线要求。
表 2 以字节为单位分组等长8 / 349 / 341. Clock(min): Clock 的最短长度，因为它有一个±5mil 的容差最后，还有一个需要注意的是阻抗匹配问题，推荐单端 50Ω，差分 100Ω。
DDR3-硬件设计和-Layout-设计
冲和下冲等）。
终端匹配方案
设计者应该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT 终端匹配被应用在
数据总线上，地址/命令和控制线也应通过电阻连接到 VTT。当然，其它的终端匹配也是有
效的，但最好通过仿真来验证，确保信号质量满足要求。
3
终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。
功耗计算 Power = x RT
4
假如数据线组增加了外部终端匹配电阻，请查看数据线组是否与其他 DDR3
信号组远离/隔离。
注：因为在 DDR3 数据组中通常优先选用内部 ODT 终端匹配，额外电阻是不
需要的。当然，假如不用 ODT 电阻，那么就需要增设外部电阻器了。
5
请查看 VTT 电阻 RT 布局是否正确，RT 终端电阻应该直接连接到 DDR 总线末端
4 / 13
序号
27
28 29 30
描述
该在同一层布线，并且保证过孔数量的一致性。
注：一些 DDR 芯片数据线接口是 32 位的。
通道 0：MDQ(7:0)，MDM(0)，MDQS(0)，
(0)
通道 1：MDQ(15:8)，MDM(1)，MDQS(1)，
(1)
通道 2：MDQ(23:16)，MDM(2)，MDQS(2)，
VREF 是否合理去耦，源端和终端都应布置一个 0.1uF 电容。
VREF 参考源是否会随 VDDQ、温度、噪声变化，这个变化是否满足 JEDEC 要求。
VREF 电流是否满足系统（DDR 和处理器）需求。
如果采用电阻分压网络产生 VREF，那么请保证电阻阻值和至少 1%的精度。
Routing
建议 DDR3 布线顺序如下：
DDR3_desigin guide_V1.3
龙芯CPU DDR3布线设计指导及软件调试说明产品型号：龙芯3A2013年1月龙芯中科技术有限公司阅读指南本手册是龙芯3A、3B及2G芯片的内存软硬件设计指导，分为两部分，第一部分为硬件设计的指导及布线约束文件，第二部分为软件调试说明，适用于针对龙芯3A、3B及2G处理器的主板设计。
修订历史目录第一部分DDR3硬件设计指导 (5)1. 说明 (5)2. 电源设计要求 (5)3、PCB布局及走线要求 (5)3.1 信号分组（DDR3 signal groups） (6)3.2 叠层和布线层使用 (6)3.3 参考平面 (8)3.4 时钟信号组布线要求 (8)3.5 控制信号 (9)3.6 命令信号 (10)3.7 数据信号 (12)3.8 数据选通信号 (13)第二部分DDR3软件调试说明 (15)4. 内存基础知识 (15)5. 龙芯芯片的访存流程 (16)6. Pmon内存初始化代码介绍（3A/B、2G/H） (16)7. 内存故障诊断 (18)第一部分 DDR3硬件设计指导1. 说明本文档为基于龙芯3A、3B及2G芯片的主板设计提供内存设计及layout指导，根据我们针对现有的开发系统的信号测试结果及龙芯CPU的特点，给出了目前我们认为比较合理的内存设计方案。
本方案针对采用DDR3 DIMM插槽的主板设计方案，其它情况我们后续会补充完善，现阶段请跟我们技术人员联系。
2. 电源设计要求Vref信号，该信号电流较小，但是该信号的不稳定会导致时序误差、产生比较大的jitter 等问题，所以需要保证Vref电压值稳定，波动范围小于+-2%。
对于Vref的走线要求：1）走线宽度30mils，推荐走在表层2）距离其它信号走线距离大于20mil，距其它干扰源（power switch，晶振等）250mil 以上3）Vref通过1%的电阻对DIMM_VDD分压产生，在DIMM插槽的每一个Vref引脚和CPU 的每个Vref引脚附近至少放置0.01uF和0.1uF电容各一个，在分压电阻附近放置1个0.1uF 电容。
DDR3 fly-by拓扑设计
DDR3 fly-by 拓扑设计作者：汉普电子随着数字存储设备数据传输速率越来越快，拓扑结构对于信号质量的影响越来越大，对于DDR3数据传输速率已经达到1600Mbps 以上，设计采用fly-by 拓扑结构，但是在使用的过程中我们需要注意一些问题，否则会带来严重的信号完整性和时序问题，导致设计跑不到想要的高速率。
Fly-by 拓扑要求stub 走线很短，当stub 走线相对于信号边沿变化率很短时，stub 支线和负载就可以看作电容，该电容的大小为stub 电容和硅片I/O 电容的总和。
当存储颗粒沿分支均匀分布，且各存储颗粒之间的电气时延相比于信号上升/下降时间较小时，stub 和硅片引入的电容会显示出分布式效应，从而改变分支走线处的传输线特征阻抗和传播速度。
下图描绘了传输线上若干抽头对应的分布式容性负载。
对于容性负载均匀的总线，其等效阻抗由下面的公式计算分布式容性负载的影响X NC C L Z L /'0+=其中，L 和C 是分布式传输线的寄生效应，C L 是负载的总电容，N 是负载的数量，X 是分布式负载对应的传输线长度，即分支长度。
从上面公式可以看出，负载引入的电容，实际被分摊到了走线上，所以造成走线的单位电容增加，从而降低了走线的有效阻抗。
所以在设计中，我们应该将负载部分的走线设计为较高的阻抗，经过负载电容的平均后，负载部分的走线才会和主线段阻抗保持一致，从而达到阻抗连续，降低反射的效果。
下面用Hampoo 在实际中的一个DDR3设计案例，来分析对比采用高阻抗负载走线和采用主线和负载走线同阻抗两种情况的差异。
如上图，Case1采用的是从内层控制器到各个SDRAM均为50ohm的阻抗设计。
Case2则采用了主线40ohm,负载线60ohm的设计。
对此通过仿真工具进行对比分析。
从以上仿真波形可以看出，使用较高阻抗负载走线的Case2在信号质量上明显优于分支主线都采用同一种阻抗的Case1设计。
ddr3约束文件
ddr3约束文件【实用版】目录1.DDR3 约束文件概述2.DDR3 约束文件的作用3.DDR3 约束文件的结构4.DDR3 约束文件的编写方法5.DDR3 约束文件的应用案例正文DDR3 约束文件是一种描述 DDR3 内存模块（RAM）的物理和电气特性的文档，它在计算机硬件设计和开发过程中起着关键作用。
本文将从 DDR3 约束文件的概述、作用、结构、编写方法和应用案例等方面进行详细阐述。
一、DDR3 约束文件概述DDR3（Double Data Rate 3）是第三代双倍数据率内存技术，具有较高的数据传输速率和较低的功耗。
它是当前计算机系统中主流的内存技术，广泛应用于台式机、笔记本电脑和服务器等设备。
二、DDR3 约束文件的作用1.规定 DDR3 内存模块的物理尺寸和接口规范，以便与其他硬件组件兼容。
2.描述 DDR3 内存模块的电气特性，包括供电电压、工作电流、输入输出阻抗等参数，以确保硬件设计的正确性。
3.提供 DDR3 内存模块的时序要求，包括读写时序、刷新时序等，以保证内存模块的稳定性和可靠性。
三、DDR3 约束文件的结构DDR3 约束文件通常采用 XML（可扩展标记语言）格式编写，主要包括以下几个部分：1.文档根元素：定义文档的版本、编译日期等信息。
2.内存模块元素：描述内存模块的物理和电气特性，包括尺寸、接口、供电电压、工作电流等。
3.时序元素：定义 DDR3 内存模块的读写时序、刷新时序等参数。
4.其他元素：包括注释、授权信息等。
四、DDR3 约束文件的编写方法1.了解 DDR3 内存模块的物理和电气特性，包括尺寸、接口、供电电压、工作电流等。
2.掌握 DDR3 内存模块的时序要求，包括读写时序、刷新时序等。
3.使用 XML 格式编写约束文件，确保文档结构清晰、易于阅读。
4.验证约束文件的正确性，确保内存模块可以与其他硬件组件兼容。
五、DDR3 约束文件的应用案例假设我们需要设计一款基于 DDR3 内存技术的台式机主板，我们可以从以下方面应用 DDR3 约束文件：1.根据约束文件中规定的物理和电气特性，设计内存插槽和供电电路等硬件组件。
DDR内存布线指导(Freescale_观点)
DDR内存布线指导1、Signal Length Matching （Freescale 观点）信号长度匹配是关于时序特性的一个关键因素，DDR系统中的长度匹配要求如下图。
Signal Group Minimum Length Maximum Length Data lane to data strobe Strobe length 25 mils Strobe length plus 25 mils Data lane to data lane No more than 1000 mils data among all data lane groups data strobe to clock Meeting the 75%-125% Write DataAddress/command/control to clock Should be determined through simulation在该图中，Data strobe to clock 和 Address/command/control to clock的长度匹配没有给出确切的数值，在设计者无法仿真的情况下，具体数值可以参考本文在上面的描述。
2、Clock Signal Group具体的时钟信号的layout Guide如下表格，可以一目了然。
Item Recommendation Comment Reference plane GND-referenced Maintain a solid GND reference(nosplits and so on) for all routedclocks,thereby providing alow-impedance path for the returncurrentsSame layer routing Route all clock pairs on the same criticallayer,Avoid switching between layersexcept where required. Ensures all clocks have the same signal integrity.Swap clock pairs an needed so that signal routing is optimizedbetween the controller and thememory.Characteristic impedance阻抗特征 =50-60ohm single-ended=100-120ohm differentialAll pairs must be routed differentiallyfrom the DDR controller to the endpoint(DIMM ot discrete)Trace width Implementation-specific ———— Differential spacing Implementation-specific Correct differential spacing must bemaintained throughout entire signalroute.Pair-to-pair spacing 20 mils Exceptions may be needed at devicebreakoutGroup spacing(clocks to all other signal) 20 mils Exceptions may be needed at devicebreakout Serpentine isolation spacing Maintain at least 20 milsMCK TO /MCK trace matching Matched to within 20 mils ————Clock pair-to-clock pair matching All clock pairs to a gicen memorybank(DIMM or discete)matched towithin 20 mins————Series damping resistor value Range 15-33 Optimal value and location systemdependent and should be determinedby simulations For point-to-pointconnections.placement is optimal at thesource.For point-to-multipoint,placentat the loads(DIMM connector ordiscrete bank)may prove optimal. Optimal-parallel termination to VTT 25-57ohm +/-1% Considered be an optional item basedon intemal simulation runs andapplication notes pulished by MicronNot recommended ————Use of resistor networks for dampingresistorDifferential termination 100-120ohm Required only for discreteimplementaions.DIMM modules providethe differental termination为了更好的理解表格中的一些参数，可以参考上面的示意图，这在实际的layout中长度匹配中常见，即使用蛇形走线来满足长度匹配，注意蛇形走线只起到长度匹配的作用，除此之外，蛇形走线没有任何好处，并且他在一定程度上影响信号质量和EMC。
如何扇出并完成DDR3与CPU上之间的信号走线
如何扇出并完成DDR3与CPU上之间的信号走线DDR3内存已经被广泛地使用，专业的PCB设计工程师会不可避免地会使用它来设计电路板。
本文为您提出了一些关于DDR3信号正确扇出和走线的建议，这些建议同样也适用于高密度、紧凑型的电路板设计。
DDR3设计规则和信号组让我们从以DDR3信号分组建立高速设计规则讲起。
在DDR3布线时，一般要将它的信号分成命令信号组、控制信号组、地址信号组、数据信号0/1/2/3/4/5/6/7分组、时钟信号组以及其他。
推荐的做法是，在同一组别中的所有信号按照“相同的方式”走线，使用同种拓扑结构以及布线层。
图1: DATA 6分组中所有信号都是以“相同方式”布线的，使用相同的拓扑结构以及布线层。
举个例子，我们来看一下图1的走线过程，所有DATA 6分组的信号都是从第1层切换到第10层的，然后到第11层，之后再切换到12层。
分组中的每个信号都有相同的层切换，通常都走相同距离，使用相同的拓扑结构。
如此布线的一个优势在于，当作信号线长度调整时（也称延迟或相位调整），通路中的z轴长度可以忽略不计。
这是因为所有信号均具相同的布线方式，有着完全相同的过孔定义和长度。
创建DDR3信号组Altium Designer提供了创建必要信号组的简便方法，可以在项目的原理图中完成。
首先，把一个Blanket放在将要生成一个信号组的网络上。
然后，在Blanket的边缘上放置一个PCB directive，把它定义为一个网络组。
请参见图2示例。
图2 ：使用Blankets and PCB directives定义用于DDR3信号布线的网络类组。
为网络组指定颜色当我们使用工程变更ECO（在Design » Update PCB Document...）, 把新定义的网络组导入到PCB后，为每个信号组设定不同颜色是非常有用的。
进入到PCB面板，右击目标网络类组，在弹出的菜单中选择改变网络颜色，就可以为这个网络组定义颜色了，如图3所示。
最新DDR3-硬件设计和-Layout-设计整理
最新DDR3-硬件设计和-Layout-设计整理DDR3硬件设计和Layout设计译自飞思卡尔官方文档Hardware and Layout DesignConsiderations for DDR3 SDRAMMemory InterfacesDocument revision historyDate Revision Changes 2015-03-29 1.0 第一次撰稿目录1 设计检查表 (3)2 终端匹配电阻功耗计算 (8)3 VREF (8)4 VTT电压轨 (8)5 DDR布线 (9)5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)5.2 Layout建议 (10)6 仿真 (12)7 扩展阅读 (13)8 历史版本 (13)9 声明 (13)这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。
飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。
1 设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。
表1 DDR3检查清单序号描述是/否仿真1 是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目最好通过仿真进行优化！假如在DDR和控制器间应用了ODT（on-die termination）技术，那么在数据总线上就不需要额外的终端匹配电阻了。
DDR分组要求如下：■数据组：MDQS(8:0)，(8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0)■地址/命令组：MBA(2:0)，MA(15:0)，，，■控制组：(3:0)，MCKE(3:0)，MODT(3:0)■时钟组：MCK(5:0)，(5:0)数据组走线共计72位（64bit + 8bit ECC<="" p="">的简写，即是错误检查和纠正，这种技术多用在服务器中>）。
DDR 硬件设计和 Layout 设计
DDR3硬件设计和Layout设计译自飞思卡尔官方文档Hardware and Layout Design Considerations for DDR3 SDRAMMemory Interfaces目录1 设计检查表 (3)2 终端匹配电阻功耗计算 (8)3 VREF (8)4 VTT电压轨 (8)5 DDR布线 (9)5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)5.2 Layout建议 (10)6 仿真 (12)7 扩展阅读 (13)8 历史版本 (13)9 声明 (13)这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。
飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。
1 设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。
表1 DDR3检查清单MDQSx/x。
DDR3数据线在做蛇形走线等长匹配时，应该保证蛇形走线间至少有25mil 的间距。
MDQS/布线2 终端匹配电阻功耗计算DDR的地址线和控制线会有灌电流和拉电流经终端电阻R T流过，那么该电阻的功耗计算如下：Power = x R T = x (47Ω) = 7.5mW根据上述，我们需要选择高达1/16W的电阻。
另外，V TT电流的计算请参看第4节。
3 V REFV REF电流需求相对较小，低于3mA。
V REF是为控制器和DDR芯片的差分接收器提供0.75V 的直流偏置（V DD/2），V REF的误差或噪声可能会在总线上引起时序错误、不期望的抖动和误动作等。
为避免上述问题，V REF噪声必须控制在JEDEC要求范围内，因此，V REF和V TT不能在同一平面，因为DRAM的V REF对V TT的噪声很敏感。
DDR3处理要求
DDR要求规范A. PCB的叠层（stackup）和阻抗对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VCC 平面层，Vtt和Vref在VCC平面层布线。
而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms 必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。
另外，所有的匹配电阻必须上拉到在 DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。
而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70 Ohms之间。
B. 互联通路拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的设计中并不是这样的。
在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。
而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。
Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。
另外，树形拓扑结构要求AB的长度和AC的长度非常接近。
考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。
DDR3布线详解
DDR3布线的那些事儿（二）DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间。
关注等长的目的就是为了等时，绕等长时需要注意以下几点：1.确认芯片是否有Pin-delay,绕线时要确保Pin-delay开关已经打开；2.同组信号走在同层，保证不会因换层影响实际的等时；同样的换层结构，换层前后的等长要匹配，即时等长；不同层的传播延时需要考虑，如走在表层与走在内层，其传播速度是不一样的，所以在走线的时候需要考虑，表层走线尽量短，让其差别尽量小（这也是为什么Intel的很多GUIDE上面要求，表层的走线长度不超过250MIL等要求的原因）；3. Z轴的延时：在严格要求的情况下，需要把Z轴的延时开关也打开，做等长时需要考虑（ALLEGRO中层叠需要设置好，Z轴延时才是对的）。
4.蛇形绕线时单线按3W，差分按5W绕线（W为线宽）。
且保证各BUS信号组内间距按3H，不同组组间间距为5H （H为到主参考平面间距），DQS和CLK 距离其他信号间距做到5H以上。
单线和差分绕线方式如下图1所示：图1.单线和差分绕线方式示例而另一个核心重点便是电源处理。
DDR3中有三类电源，它们是VDD（1.5V）、VTT （0.75V）、VREF（0.75V，包括VREFCA和VREFDQ）。
1. VDD（1.5V）电源是DDR3的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给VDD（1.5V）；VDD的容差要求是5%，详细在JEDEC 里有叙述。
ddr3约束文件
ddr3约束文件摘要：1.DDR3 约束文件概述2.DDR3 约束文件的作用3.DDR3 约束文件的编写方法4.DDR3 约束文件的应用案例5.DDR3 约束文件的发展趋势正文：一、DDR3 约束文件概述DDR3 约束文件（DDR3 Constraint File）是一种针对DDR3 内存模块（Memory Module）的配置文件，主要用于描述DDR3 内存模块的电气特性、时序要求和接口规范等信息。
DDR3 约束文件通常采用XML 格式编写，可以在计算机系统中用于配置DDR3 内存模块的参数，以满足不同应用场景的需求。
二、DDR3 约束文件的作用1.保证内存模块的兼容性：DDR3 约束文件定义了内存模块的接口规范，确保不同厂商生产的DDR3 内存模块可以在同一平台上正常工作。
2.提高系统性能：通过DDR3 约束文件，系统可以配置内存模块的时序要求、电压等参数，从而提高内存模块的工作效率，进一步提高计算机系统的整体性能。
3.便于系统维护：DDR3 约束文件可以方便地记录内存模块的配置信息，方便系统维护人员进行故障排查和性能优化。
三、DDR3 约束文件的编写方法1.首先，需要了解DDR3 内存模块的基本知识，包括电气特性、时序要求和接口规范等。
2.采用XML 格式编写约束文件，XML 文件由一系列的元素（Element）组成，每个元素包含一个标签（Tag）和相应的属性（Attribute）。
3.在约束文件中定义DDR3 内存模块的电气特性，包括电源电压、地电压、接口电压等参数。
4.定义DDR3 内存模块的时序要求，包括读时序、写时序、刷新时序等参数。
5.定义DDR3 内存模块的接口规范，包括接口类型、传输速率、芯片密度等参数。
6.保存约束文件，并在计算机系统中应用。
四、DDR3 约束文件的应用案例以某品牌DDR3 内存模块为例，其约束文件可能包含以下内容：```<constraints><电压><电源电压>1.8V</电源电压><地电压>0V</地电压><接口电压>1.8V</接口电压></电压><时序><读时序>5-5-5</读时序><写时序>5-5-5</写时序><刷新时序>20-20-20</刷新时序></时序><接口><接口类型>DDR3</接口类型><传输速率>1600MT/s</传输速率><芯片密度>8Gb</芯片密度></接口></constraints>```五、DDR3 约束文件的发展趋势随着计算机技术的不断发展，DDR3 约束文件在未来将面临以下发展趋势：1.标准统一：随着DDR3 内存模块在各类设备中的广泛应用，未来可能会出现统一的DDR3 约束文件标准，以降低开发成本和提高兼容性。
DDR3设计总结
DDR3设计规范总结PCB Layout在实际的PCB设计时，考虑到SI、EMC的要求，往往有很多的折中方案。
通常，需要优先考虑对于那些对信号的完整性要求比较高的。
设计PCB 时，当考虑一下的一些相关因素，那么对于设计PCB来说可靠性就会更高。
1. 首先，要在相关的EDA工具（Cadance-Allegro）里要设置好里设置好拓扑结构和相关约束。
2. 将BGA引脚突围，将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间，由于所有这些分组操作，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。
3. 由串扰仿真的结果可知，尽量减少短线（stubs）长度。
通常，短线（stubs)是可以被削减的，但不是所有的管脚都做得到的。
在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，但是此走线必须要很细，那么就提高了PCB的制作成本，而且，不是所有的走线都只需要两段的，除非使用微小的过孔和盘中孔的技术。
最终，考虑到信号完整性的容差和成本，可能选择折中的方案。
4. 将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD的去耦电容需要靠近器件摆放。
小电容值的去耦电容需要更靠近器件摆放。
正确的去耦设计中，并不是所有的去耦电容都是靠近器件摆放的。
所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗，通常，两端段的扇出走线会垂直于电容布线。
5. 当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在EDA工具里进行很好的仿真。
通常，在时域分析来看，差分线里的两根线的要做到延时匹配，保证其误差在5mil，而其它的信号要做到10mil。
4、从上所知，当频率越来越高，则对DDR信号处理要求越来越严格，所以我们统一按最严格的要求规则处理DDR信号：现阶段所面对的DDR目前大都属于DDR3类型，也有少许DDR4类型的，将来会面对更多 DDR4、 DDR5的产品我们目前比较常见的是 UDIMM 和 SODIMM ，因市场定位不一样，所以会有形状大小的区别。
理解DDR3及调试ppt课件
DDR2/DDR3 比较之CWL • CWL：CAS write latency, it’s only defined in DDR3. In DDR2, WL = RL-1.
10
DDR 参数之CL • CL：CAS Latency
1. CAS latency is the delay, in clock cycles, between the internal Read command and availability of the first bit of output data.
DDR3 /调试
Kade Huang 2013.1
;.
1
DDR/DDR2/DDR3比较
2
DDR2/DDR3 比较之PIN脚 • DDR2 only contain Vref pin,DDR3 has Vrefca and Vrefdq which are used as command/address
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DDR3 简单debug（以P2010为例） • tDSS,tDQSS,tDSH 时序不满足时
– tDSS,tDQSS,tDSH定义如下：
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tDSS,tDQSS,tDSH 时序不满足(续) • 下图为未使用WRLVL_EN功能波形，tDSS不满足要求
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tDSS,tDQSS,tDSH 时序不满足(续) • 使用DDR3 WRLVL_EN后tDSS满足要求，波形如下：
calibrate DRAM Ron & ODT values. For more detail, refer to Page 107 of DDR3 Standard(JESD79-3E).
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DDR2/DDR3 比较之layout