计算机组成原理chp4
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数字电子技术chp4-3
74LS283
《数字电子技术基础》第五版 数字电子技术基础》
全加器
输 A B 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 入 CI 0 1 0 1 0 1 0 1 输 S 0 1 1 0 1 0 0 1 出 CO 0 0 0 1 0 1 1 1
S i = Ai′Bi′CI i + Ai′Bi CI i′ + Ai Bi′CI i′ + Ai Bi CI i = ( Ai ⊕ Bi )CI i′ + ( Ai ⊕ Bi )′CI i = ( Ai ⊕ Bi ) ⊕ CI i COi = Ai′Bi CI i + Ai Bi′CI i + Ai Bi CI i′ + Ai Bi CI i = Ai Bi + ( Ai + Bi )CI i = Gi + Pi (CI ) i = Gi + Pi [Gi −1 + Pi −1 (CI ) i −1 ] = Gi + Pi Gi −1 + Pi Pi −1[Gi − 2 + Pi − 2 (CI ) i − 2 ] M = Gi + Pi Gi −1 + Pi Pi −1Gi − 2 + L + Pi Pi −1 L P1G0 + Pi Pi −1 L P0 (CI ) 0
《数字电子技术基础》第五版 数字电子技术基础》
改进电路:用编码的办法实现病房请求显示电路。 改进电路:用编码的办法实现病房请求显示电路。
《数字电子技术基础》第五版 数字电子技术基础》
4.3 若干常用组合逻辑电路
4.3.1 编码器 • 编码:将输入的每个高/低电平信号变成一 编码:将输入的每个高/ 个对应的二进制代码 • 普通编码器 • 优先编码器
计算机四级计算机组成原理知识点总结
计算机四级计算机组成原理知识点总结
计算机四级计算机组成原理涉及多个关键知识点,主要包括:
1.**计算机的基本组成**:计算机主要由运算器、控制器、存储器、输入设备和输出设备五大部件组成。
其中,运算器和控制器合称为中央处理器(CPU)。
2.**指令系统**:指令是计算机执行某种操作的命令,通常由操作码和操作数地址码组成。
指令系统是指一台计算机中所有指令的集合。
指令的长度取决于操作码的长度、操作数地址码的长度和操作数地址的个数,与机器字长没有固定的关系。
指令可以分为零地址指令、一地址指令等多种类型。
3.**计算机硬件层次结构**:计算机硬件层次结构可以分为微程序机器层(M0)、传统机器层(M1)、虚拟机器层(M2)、汇编语言机器层(M3)和高级语言机器层(M4)。
每一层都对应着不同的指令系统和执行方式。
4.**存储系统**:存储系统包括主存储器(内存)和辅助存储器(外存)。
主存储器是计算机直接访问的存储部件,其速度快,但容量小。
辅助存储器则容量大,速度慢,需要通过输入输出设备才能访问。
5.**输入输出系统**:输入输出系统负责计算机与外部世界的联系,包括输入设备和输出设备。
输入设备用于将外部信息输入到计算机中,输出设备用于将计算机的处理结果输出到外部世界。
6.**总线系统**:总线是连接计算机各部件的通信线路,包括数据总线、地址总线和控制总线。
总线系统负责在各部件之间传输数据和控制信号。
以上就是计算机四级计算机组成原理的主要知识点,掌握了这些知识,就能对计算机的基本组成和工作原理有深入的理解。
计算机组成原理(第四版)PPT课件
-
4
2.5 术语:存储元、存储单元、存储体、存储 单元地址,有何联系和区别?
存储元:存储一位二进制信息的基本单元电路。
存储单元:由若干存储元组成。一台机器的所有存储 单元长度相同,一般由8的整数倍个存储元构成。
存储体:是存储单元的集合,它由许多存储单元组成, 用来存储大量的数据和程序。
存储器单元地址:计算机在存取数据时,以存储单元 为单位进行存取。为区别不同单元,给每个存储单 元赋予地址,每个存储单元都有一条唯一的字线与 存储单元地址编码对应。
总称为
。
解:记录面号(磁头号)、磁道号(柱面号)、扇区号、 记录块、道密度、位密度、存储密度。
-
25
2.19 某磁盘组有4个盘片,5个记录面。每个记录面的内磁 道直径为22cm,外磁道直径为33cm,最大位密度为1600 位/cm,道密度为80道/cm,转速为3600r/min。求: (1)磁盘组的总存储容量是多少位(非格式化容量)? (2)最大数据传输率是每秒多少字节? (3)请提供一个表示磁盘信息地址的方案。
-
21
2.17 欲将10011101写入磁表面存储器中:
(1) 分别画出归零制、不归零制和调频制的写入电流 波形。
(2)改进不归零制(NRZl)的记录原则是见“1”就翻。 即当记录“1”时写电流要改变方向;记录“0”时不 改变方向。画出它的电流波。
(3)改进调频制(MFM)与调频制方式区别在于:FM在 信息元交界处写电流总要改变一次方向;而MFM仅 当连续记录两个“0”时,信息交界处翻转一次;其
解:该机的地址码为18b,字长8b,故该机的主存容 量为218X8b=28 X 210 X 8 b= 256KB,
(1)若每个模板块为32K X 8b,
计算机组成原理 [袁春风]chap4-4
南京大学计算机系多媒体技术研究所 袁春风
3
提供的常用服务
操作系统主要提供下列服务:
– 程序建立:提供各种工具软件,帮助程序员建立程序。这 类软件通常被称为实用程序(utilities) 。 – 程序执行:任务必须通过执行一个程序来完成,例如指令 和数据必须调入主存,I/O设备和文件必须初始化,以及其 他资源必须准备好。所有这些事情都由操作系统处理。 – 访问I/O设备:每个I/O设备需要根据自已特有的指令集或控 制信号进行操作。操作系统负责这些细节功能的实现,因 此程序员只需考虑简单的读和写。 – 控制存取文件:在文件方面,控制包括对I/O设备(磁盘驱 动器、磁带机)的性质以及对存储介质上文件格式的理解, 操作系统考虑这些内容。 – 系统存取:在共享或公共系统中,操作系统控制作为整体 或特定系统资源的
9
作业控制语句
$END $LOAD 待编译程序
$FTN $JOB
4.7.1 操作系统概述-发展过程
(3) 复杂的批处理系统 • 同时提交多个作业给系统,可使 CPU时间被充分利用。 利用中断等机制来实现作业之间的切换。
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4.7.2 调度
进程状态及其转换
短项队列 时间到 入主存 初始化 生成进 程控制 块 处理器 空闲 I/O操作 完成等
长项队列
I/O请求 异常
I/O队列
南京大学计算机系多媒体技术研究所 袁春风
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4.7.2 调度
进程控制块(PCB) Process Control Block -进程状态信息 -进程执行所需信息 队列:等待使用某种资源 的进程等待列表。
解决该问题的方法----紧缩(compaction)技术
计算机组成原理白中英主编chpPPT教案
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4、操作控制器和时序产生器
微程序控制器
➢ 微程序控制器是采用存储逻辑来实现的,也就是把 微操作信号代码化,使每条机器指令转化成为一段 微程序并存入一个专门的存储器(控制存储器)中,
➢ 微程序控制器的设计思想和组合逻辑设计思想截然 不同。它具有设计规整、调试、维修以及更改、扩 充指令方便的优点,易于实现自动化设计,已成为 当前控制器的主流。但是,由于它增加了一级控制 存储器,所以指令执行速度比组合逻辑控制器慢。
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2、CPU的基本组成
地址形成部件
➢ 根据指令的不同寻址方式,用来形成操作数的有效地址 ➢ 功能就是指令流出的控制,实质上就是对取指令的控制。 ➢ 指令分析与执行的控制,对指令流中的每条指令进行分析
解释,根据指令的操作性质和寻址方式形成操作数的地址, 然后根据该操作数的地址找到相应的存储单元,并从中取 出指令执行过程中要用到的操作数,最后还要形成相应的 操作控制信号序列,通过运算器、存储器及输入/输出设 备的动作,来实现这条指令的功能。 ➢ 指令流向的控制,指令流向的控制即下条指令地址的形成 控制。 ➢ 数据缓冲器、状态条件寄存器
组合类型 存储类型
混合类型 第12页/共195页
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4、操作控制器和时序产生器
硬布线控制器
➢ 硬布线控制器,它是采用组合逻辑技术来实现的,其时序控制信号形成 部件是由门电路组成的复杂树形网络。这种方法是分立元件时代的产物,
➢ 组合逻辑控制器的最大优点是速度快,但是时序控制信号形成部件的结 构不规整,使得设计、调试、维修较困难,难以实现设计自动化。
4个16位寄存器又可分割成8个独立的8位寄存器(AX:AH-AL、 BX:BH-BL、CX:CH-CL、DX:DH-DL),每个寄存器都有自 己的名称,可独立存取。程序员可利用数据寄存器的这种 “可分可合”的特性,灵活地处理字/字节的信息。
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4、操作控制器和时序产生器
微程序控制器
➢ 微程序控制器是采用存储逻辑来实现的,也就是把 微操作信号代码化,使每条机器指令转化成为一段 微程序并存入一个专门的存储器(控制存储器)中,
➢ 微程序控制器的设计思想和组合逻辑设计思想截然 不同。它具有设计规整、调试、维修以及更改、扩 充指令方便的优点,易于实现自动化设计,已成为 当前控制器的主流。但是,由于它增加了一级控制 存储器,所以指令执行速度比组合逻辑控制器慢。
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2、CPU的基本组成
地址形成部件
➢ 根据指令的不同寻址方式,用来形成操作数的有效地址 ➢ 功能就是指令流出的控制,实质上就是对取指令的控制。 ➢ 指令分析与执行的控制,对指令流中的每条指令进行分析
解释,根据指令的操作性质和寻址方式形成操作数的地址, 然后根据该操作数的地址找到相应的存储单元,并从中取 出指令执行过程中要用到的操作数,最后还要形成相应的 操作控制信号序列,通过运算器、存储器及输入/输出设 备的动作,来实现这条指令的功能。 ➢ 指令流向的控制,指令流向的控制即下条指令地址的形成 控制。 ➢ 数据缓冲器、状态条件寄存器
组合类型 存储类型
混合类型 第12页/共195页
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4、操作控制器和时序产生器
硬布线控制器
➢ 硬布线控制器,它是采用组合逻辑技术来实现的,其时序控制信号形成 部件是由门电路组成的复杂树形网络。这种方法是分立元件时代的产物,
➢ 组合逻辑控制器的最大优点是速度快,但是时序控制信号形成部件的结 构不规整,使得设计、调试、维修较困难,难以实现设计自动化。
4个16位寄存器又可分割成8个独立的8位寄存器(AX:AH-AL、 BX:BH-BL、CX:CH-CL、DX:DH-DL),每个寄存器都有自 己的名称,可独立存取。程序员可利用数据寄存器的这种 “可分可合”的特性,灵活地处理字/字节的信息。
Chp4电路定理
2I1
I1 +
2Ω
12V -
I
2
分电路(a)
I2
I
2
I
2
4.5 0.5
4A
叠加时应正确选取各分量前的符号 受控电源应保留在各分电路中
三、定理要点
1. 仅适应于线性电路。 2. 画分电路时不作用的独立电源的处理方式
独立电压源——短路 独立电流源——开路 3. 含受控源的电路应用叠加定理时,受控源保留在各分电路中。 4. 画分电路时,可将独立电源分组,按组计算再叠加。 5. 分电路中各响应分量作叠加(代数和)时各分量前的符号 视分电路中的电量与原电路中的电量参考方向的关系而定
……...可加性
一、引例
i
R1
1
R2
uS
R1 R1 R2
iS
i i
u
R1 R1 R2
uS
R1R2 R1 R2
iS
u u
R1
+ + u-
iS
uS -
R2 i
i
1 R1 R2
uS
i
iS 0
i
R1 R1 R2
iS
i
uS 0
(a)
RL )2 RL 2(Req (Req RL )4
RL )
0
RL Req
匹配
例. 求当RL为何值时,RL上获得最大功率?并求最大功率Pmax
2
+ 6V -
2
+
4V
-
1A
3
+
chp4上海交通大学微机原理电子教案
④ PAGE--定位于页边界
(****00B)
组合类型:告诉连接程序本段与其他段的关系。
①NONE—本段与其他段在逻辑上不发生关系。
②PUBLIC—连接程序把几个模块的同名段相邻
地连接成一个逻辑段,次序有连接命令指定,
高到低。 类别:以‘ ’括起,以便连接时把同类别的
段集中在一起。
2 段分配语句
⊿对地址“+”“-”运算符有意义,但不同段地址加减也 无意义 ⊿运算对象和结果都为整数
二 逻辑运算符 注意:与指令助记符有相同的形式,但运算时间严格区分 例:AND DX,PORT AND 0FEH
指令助记符程 序执行时运算
逻辑运算符汇编时 计算产生一立即数
三 关系运算符
注意:⊿所连接两操作数必为两数据或同一段内M地址 ⊿运算结果:真—0FFFFH,假—0 ⊿常与其他运算符组合使用 例:MOV BX,[(PORT LT 3) AND 20] OR [(PORT GE 3) AND 30]
4-2 MASM中的表达式
表达式
运算对象
运算符
汇编运算
结果为语句中操作数
运算对象:常数、变量、标号 结果操作数:常数或地址(变量或标号)
变量 ABC data1 dade2
运算符
运算符 一 算术运算符 注意: ⊿除法视运算结果取不同符号(商-/,余数-MOD)
如:PORT<3 则 MOV BX,20
PORT≥3 MOV BX,30
四 数值返回运算符(分析运算符)
功能:把存储器地址操作数分解成它们的组成部分。 ⊿ SEG ABC 得到ABC段地址
OFFSET ABC
⊿ TYPE
得到ABC偏移地址
表4-2
陕西师范大学_计算机组成原理_课件ppt_白中英第5版_chp4
20/94·陕西师范大学 计算机科学学院
教材勘误: P116 最后一段 第一行: “对于一个机器的指令系统, 在指令字中,操作码字段和 地址码字段长度通常是固定 的。……
21/94·陕西师范大学 计算机科学学院
4.2 指令格式
一、操作码
◊ 设计计算机时,对指令系统的每一条指令都要规 定一个操作码。 ◊ 指令的操作码OP表示该指令应进行什么性质的 操作,如进行加法、减法、乘法、除法、取数、 存数等等。不同的指令用操作码字段的不同编码 来表示,每一种编码代表一种指令。
较长 短
少
17/94·陕西师范大学 计算机科学学院
编制程序所需时间 程序执行时间 编译过程中对计算机资 源的要求
4.2 指令格式 ◊ 指令中包含以下信息 ▫ 做什么操作 ▫ 如果需要操作数,从哪里取 ▫ 结果送哪里 ▫ 下一条指令从哪里取 ◊ 所以指令格式包括两个基本内容:
操作码字段 地址码字段
指令的操作特性与功能
《计算机组成原理》(第五版)白中英、戴志涛主编 – 课件PPT
第四章 指令系统
陕西师范大学 计算机科学学院
【相关说明:本课件以白中英老师教材及课件为蓝 本制作而成,特表感谢;网上文档会伴随教研过程 不定期更新版本;最后,恳请文档使用者批评、指 正文中出现的错误、疏漏;版本时间:2014.6】
第四章 指令系统
VLSI:Very Large Scale Integration
9/94·陕西师范大学 计算机科学学院
4.1 指令系统的发展与性能要求
▫ 精简指令系统计算机:简称RISC,对 复杂指令系统的精简,便于VLSI技术 实现。 reduced instruction set computer
10/94·陕西师范大学 计算机科学学院
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3
主存储器组成结构框图
4
4.1.3 主存储器性能指标
1、 存储容量(Capacity ):存储单元总容量。 存储容量=存储单元个数×存储字长 2、存储速度 存储周期(Memory Cycle Time)TMC:主存连续两次读或 写操作之间最短的间隔时间。
存取时间(Access Time ),也称访问时间、读取时间:TA 主存从接收到读出或写入命令起至完成读出信息或写入信 息的时间。一般TA <TMC 。
8
(3)工作
Z:加高电平, T5、T6 导通,选中该单元。 写入:在W、W上分别加 高、低电平,写1/0。 读出:根据W、W上有无 电流,读1/0。
W T5 T3
Vcc T4 T6
W
T1
T2 Z
(4)保持
Z:加低电平, T5、T6截止,该单元未选中,保持原状态。 只要电源正常,保证向导通管提供电流,便能维持一管导 通,另一管截止的状态不变,∴称静态。 静态单元是非破坏性读出,读出后不需重写。
21
GND CAS Do A6 16 1
A3 A4 A5
A7 9 8
2164(64K×1)
空闲/刷新 Di WE RAS A0 A2 A1 Vcc
地址端: A7~A0(入) 分时复用,提供16位地址。 数据端: Di(入) Do(出) = 0 写 写使能WE 高8位地址 = 1 读 控制端: 行地址选通RAS :=0时A7~A0为行地址 片选 列地址选通CAS :=0时A7~A0为列地址 电源、地 低8位地址 22 1脚未用,或在新型号中用于片内自动刷新。
Intel 2164A 读操作时序
23
Intel 2164A 写操作时序
24
4 动态存储器的刷新
1.刷新定义和原因
定义: 定期向电容补充电荷 原因:
刷新。
动态存储器依靠电容电荷存储信息。平时无电源 供电,时间一长电容电荷会泄放,需定期向电容 补充电荷,以保持信息不变。
注意刷新与重写的区别。 破坏性读出后重写,以恢复原来的信息。 非破坏性读出的动态M,需补充电荷以保持原来的信息。
12
3、读写控制逻辑 控制从/向所选存储单元读/写数据的电路,其中包括列 I/O电路,包括读写放大器。数据输入电路,数据输出电 路,读/写控制信号产生电路等。 4、读写时序 见教材P182图4-9(a)(b) 描述了存储器正常工作,即数据被读出或写入时所需的地址、 数据以及相应的控制信号之间的时序关系。
R/W R/W
50ns
刷新 刷新 2ms 死区
用在实时要 求不高的场 合。
(2)分散刷新 各刷新周期分散安排在存取周期中。
R/W 刷新 R/W 刷新
100ns
用在低速系 统中。
(3)异步刷新 各刷新周期分散安排在2ms内。 每隔一段时间刷新一行。
例. 2ms ≈15.6 微秒 每隔15.6微秒提一次刷新请求, 128行 刷新一行;2毫秒内刷新完所有 行。 R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 (DMA请求) (DMA请求)
3、存储器的可靠性(reliability):平均无故障时间
4、性能价格比(cost performance)
5
5 、存储器带宽(Memory Bandwith): 单位时间里存储器所存取的信息量。体现数据传输速率技 术指标 (位/秒,字节/秒)。
存储器的带宽决定了以存储器为中心的计算机获取信息的 传输速度,它是改善机器瓶颈的一个关键因素。
9
2 SRAM芯片结构
位片式结构芯片
若地址码为16位,X、Y 方向各用8位地址码进行 译码,则可控制选择 2⁸×2⁸=256×256中的任 意一个记忆单元。
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Intel2114SRAM芯片结构
半字片式结构芯片 10位地址码可控制 选择2¹⁰=1024个存 储单元。行选译码 信号有2⁶=64个, 列选译码信号有 2⁴=16个。这样的 64×16的1024个 位单元矩阵有4个。 即每选中一个地址 单元就会有4个记 忆单元被选中。
13
RAM 读写时序
• Intel 2114 SRAM的读时序
TRC
Add
TA
CS
TOTD
TCO TOHA TCX
Data
TRC:读周期
TA:读出时间 Tco:从片选有效到输出数据稳定所需时间 Tcx:片选有效到输出有效(不一定稳定)所需的时间 TOTD:片选无效到输出数据维持的时间 TOHA:地址改变后输出数据的维持时间
Vcc A7 A8 A9 D0 D1 D2 D3 WE
5、2114对外引脚
18 1
2114(1K×4)
10 9
A6 A5 A4 A3 A0 A1 A2 CS GND
地址端: A9~A0(入) 数据端: D3~D0(入/出) 片选CS = 0 选中芯片 控制端: = 1 未选中芯片
写使能WE
电源、地
为了提高存储器的带宽,可以采取以下措施: 1、缩短存取周期; 2、增加存储字长,使每个存取周期可读/写更多的二进制位数; 3、增加存储体。
计算方法: 带宽=每个存取周期访问位数/存取周期。 如存取周期为500ns,每个存取周期可访问16位,则它的带宽 为32M位/s
6
4.2
双极型
半导体存储器
TTL型 ECL型
14
RAM 读写时序
• Intel 2114 SRAM的写时序
TWC:写周期
TAW:写周期滞后时间; TW:写入时间; TWR:写恢复时间
TDW:从写入数据有效到写信号撤销所需的时间 TDH:从写信号撤销到写入数据维持所需的时间( TWR> TDH) TDTW:从写信号有效到输出数据(上一次读出)失效的时间
CPU
Cache
主存 外存
2
三级存储器体系结构的存储器,能提供给用户一个存储容量很大, 访问量很大,访问速度很快的存储器,对用户来讲,他好像在操作 这样的一个主存一样。
4.1.2 存储器分类 1、按构成存储器的器件和存储介质分类 磁芯、半导体、磁表面(磁带、磁盘)、光盘等。 2、按功能/容量/速度分类 ①寄存器型存储器,位于CPU内部,容量小速度快 ②Cache ③主存 ④辅存(Auxiliary Storage) 3、按工作性质/存取方式分类 ①RAM(Random-Access Memory) 主 存 ②ROM(Read-Only Memory) ③SAM(Serial-Access Memory) ④DAM(Direct-Access Memory)
2.单管单元 (1)组成
C:记忆单元 Z:字线 T:控制门管 W:位线
W
Z
T
C
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(2)定义
“0”:C无电荷,电平V0(低) “1”:C有电荷,电平V1(高)
W T
Z
C
(3)工作
写入:Z加高电平,T导通,在W上加高/低电平,写1/0。 读出:W先预充电, 断开充电回路。 Z加高电平,T导通,根据W线电位的变化,读1/0。
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写入:在W、W上分别加 高、低电平,写1/0。 读出:W、W先预充电至 高电平,断开充电回路, 再根据W、W上有无电流, 读1/0。C1 C2
T4
T2
(4)保持
Z Z:加低电平,T3、T4截止,该单元未选中,保持原状态。 需定期向电容补充电荷(动态刷新),∴称动态。 四管单元是非破坏性读出,读出过程即实现刷新。
Floating gate MOS EPROM
BL(位线) WL(字线)
FAMOS
擦除时,用紫外线照射,FAMOS 聚集在G极上的电子获得能量,越 过隔离层泄漏,FAMOS恢复截止 状态。
31
4、电擦除可重写只读存储器EEPROM单元电路
与EPROM相似,它是在EPROM 基本单元电路的浮空栅的上面再生 成一个浮空栅,前者称为第一级浮 空栅,后者称为第二级浮空栅。第 二级浮空栅引出一个电极,接某一 电压VG。
计算机组成原理
第四章 存储系统(存储器组织)
4.1.1存储系统的层次结构
1、Cache 与CPU速度相匹配的较 小容量存储器,其操作对用户 (汇编级程序员)是透明的。 2、主存 存储容量相对较大,速度 相对CPU及Cache而言较慢,且 是程序员直接操作可非透明访问 的存储器,它是存放可运行程序 的主要部件。 3、外存 大容量且速度较快的存 储器,它不能与CPU直接交换 信息,需借助于接口部件实现 数据交换。
(4)保持
Z:加低电平,T截止,该单元未选中,保持原状态。 单管单元是破坏性读出,读出后需重写。
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3.动态MOS存储芯片--Intel 2164(4164)DRAM芯片(P186)
寄
20
3.动态MOS存储芯片
Intel 2164(4164)DRAM芯片(P186) ① 存储体256×256 分为4个128×128分体结构 ② 译码器,双译码 A7~A0中A6~A0选择128行,A7选择两组中的一组。 A7~A0,作为列选地址时,也选择两个128列中的一个 ③ 读/写控制逻辑。因而,当16位地址分两次,分别在行选信 号RAS以及列选信号CAS的控制下送入芯片内部后,四个 128×128体中的一个体被选中。通过其I/O电路进行相应的 读写操作。 ④ 对外引脚见教材P186图4-13 ⑤ 时序见教材P188图4-14(a)(b)
= 0 写 = 1 读
16
4.2.2 动态MOS存储单元与存储芯片
1.四管单元 W W (1)组成 T3 T4 T1、T2:记忆管 T2 T1 C1、C2:柵极电容 C1 C2 T3、T4:控制门管 Z:字线 W、 W:位线 Z (2)定义 “0”:T1导通,T2截止 (C1有电荷,C2无电荷); “1”:T1截止,T2导通 (C1无电荷,C2有电荷)。 (3)工作 Z:加高电平,T3、T4导通,选中该单元。
主存储器组成结构框图
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4.1.3 主存储器性能指标
1、 存储容量(Capacity ):存储单元总容量。 存储容量=存储单元个数×存储字长 2、存储速度 存储周期(Memory Cycle Time)TMC:主存连续两次读或 写操作之间最短的间隔时间。
存取时间(Access Time ),也称访问时间、读取时间:TA 主存从接收到读出或写入命令起至完成读出信息或写入信 息的时间。一般TA <TMC 。
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(3)工作
Z:加高电平, T5、T6 导通,选中该单元。 写入:在W、W上分别加 高、低电平,写1/0。 读出:根据W、W上有无 电流,读1/0。
W T5 T3
Vcc T4 T6
W
T1
T2 Z
(4)保持
Z:加低电平, T5、T6截止,该单元未选中,保持原状态。 只要电源正常,保证向导通管提供电流,便能维持一管导 通,另一管截止的状态不变,∴称静态。 静态单元是非破坏性读出,读出后不需重写。
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GND CAS Do A6 16 1
A3 A4 A5
A7 9 8
2164(64K×1)
空闲/刷新 Di WE RAS A0 A2 A1 Vcc
地址端: A7~A0(入) 分时复用,提供16位地址。 数据端: Di(入) Do(出) = 0 写 写使能WE 高8位地址 = 1 读 控制端: 行地址选通RAS :=0时A7~A0为行地址 片选 列地址选通CAS :=0时A7~A0为列地址 电源、地 低8位地址 22 1脚未用,或在新型号中用于片内自动刷新。
Intel 2164A 读操作时序
23
Intel 2164A 写操作时序
24
4 动态存储器的刷新
1.刷新定义和原因
定义: 定期向电容补充电荷 原因:
刷新。
动态存储器依靠电容电荷存储信息。平时无电源 供电,时间一长电容电荷会泄放,需定期向电容 补充电荷,以保持信息不变。
注意刷新与重写的区别。 破坏性读出后重写,以恢复原来的信息。 非破坏性读出的动态M,需补充电荷以保持原来的信息。
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3、读写控制逻辑 控制从/向所选存储单元读/写数据的电路,其中包括列 I/O电路,包括读写放大器。数据输入电路,数据输出电 路,读/写控制信号产生电路等。 4、读写时序 见教材P182图4-9(a)(b) 描述了存储器正常工作,即数据被读出或写入时所需的地址、 数据以及相应的控制信号之间的时序关系。
R/W R/W
50ns
刷新 刷新 2ms 死区
用在实时要 求不高的场 合。
(2)分散刷新 各刷新周期分散安排在存取周期中。
R/W 刷新 R/W 刷新
100ns
用在低速系 统中。
(3)异步刷新 各刷新周期分散安排在2ms内。 每隔一段时间刷新一行。
例. 2ms ≈15.6 微秒 每隔15.6微秒提一次刷新请求, 128行 刷新一行;2毫秒内刷新完所有 行。 R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 (DMA请求) (DMA请求)
3、存储器的可靠性(reliability):平均无故障时间
4、性能价格比(cost performance)
5
5 、存储器带宽(Memory Bandwith): 单位时间里存储器所存取的信息量。体现数据传输速率技 术指标 (位/秒,字节/秒)。
存储器的带宽决定了以存储器为中心的计算机获取信息的 传输速度,它是改善机器瓶颈的一个关键因素。
9
2 SRAM芯片结构
位片式结构芯片
若地址码为16位,X、Y 方向各用8位地址码进行 译码,则可控制选择 2⁸×2⁸=256×256中的任 意一个记忆单元。
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Intel2114SRAM芯片结构
半字片式结构芯片 10位地址码可控制 选择2¹⁰=1024个存 储单元。行选译码 信号有2⁶=64个, 列选译码信号有 2⁴=16个。这样的 64×16的1024个 位单元矩阵有4个。 即每选中一个地址 单元就会有4个记 忆单元被选中。
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RAM 读写时序
• Intel 2114 SRAM的读时序
TRC
Add
TA
CS
TOTD
TCO TOHA TCX
Data
TRC:读周期
TA:读出时间 Tco:从片选有效到输出数据稳定所需时间 Tcx:片选有效到输出有效(不一定稳定)所需的时间 TOTD:片选无效到输出数据维持的时间 TOHA:地址改变后输出数据的维持时间
Vcc A7 A8 A9 D0 D1 D2 D3 WE
5、2114对外引脚
18 1
2114(1K×4)
10 9
A6 A5 A4 A3 A0 A1 A2 CS GND
地址端: A9~A0(入) 数据端: D3~D0(入/出) 片选CS = 0 选中芯片 控制端: = 1 未选中芯片
写使能WE
电源、地
为了提高存储器的带宽,可以采取以下措施: 1、缩短存取周期; 2、增加存储字长,使每个存取周期可读/写更多的二进制位数; 3、增加存储体。
计算方法: 带宽=每个存取周期访问位数/存取周期。 如存取周期为500ns,每个存取周期可访问16位,则它的带宽 为32M位/s
6
4.2
双极型
半导体存储器
TTL型 ECL型
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RAM 读写时序
• Intel 2114 SRAM的写时序
TWC:写周期
TAW:写周期滞后时间; TW:写入时间; TWR:写恢复时间
TDW:从写入数据有效到写信号撤销所需的时间 TDH:从写信号撤销到写入数据维持所需的时间( TWR> TDH) TDTW:从写信号有效到输出数据(上一次读出)失效的时间
CPU
Cache
主存 外存
2
三级存储器体系结构的存储器,能提供给用户一个存储容量很大, 访问量很大,访问速度很快的存储器,对用户来讲,他好像在操作 这样的一个主存一样。
4.1.2 存储器分类 1、按构成存储器的器件和存储介质分类 磁芯、半导体、磁表面(磁带、磁盘)、光盘等。 2、按功能/容量/速度分类 ①寄存器型存储器,位于CPU内部,容量小速度快 ②Cache ③主存 ④辅存(Auxiliary Storage) 3、按工作性质/存取方式分类 ①RAM(Random-Access Memory) 主 存 ②ROM(Read-Only Memory) ③SAM(Serial-Access Memory) ④DAM(Direct-Access Memory)
2.单管单元 (1)组成
C:记忆单元 Z:字线 T:控制门管 W:位线
W
Z
T
C
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(2)定义
“0”:C无电荷,电平V0(低) “1”:C有电荷,电平V1(高)
W T
Z
C
(3)工作
写入:Z加高电平,T导通,在W上加高/低电平,写1/0。 读出:W先预充电, 断开充电回路。 Z加高电平,T导通,根据W线电位的变化,读1/0。
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写入:在W、W上分别加 高、低电平,写1/0。 读出:W、W先预充电至 高电平,断开充电回路, 再根据W、W上有无电流, 读1/0。C1 C2
T4
T2
(4)保持
Z Z:加低电平,T3、T4截止,该单元未选中,保持原状态。 需定期向电容补充电荷(动态刷新),∴称动态。 四管单元是非破坏性读出,读出过程即实现刷新。
Floating gate MOS EPROM
BL(位线) WL(字线)
FAMOS
擦除时,用紫外线照射,FAMOS 聚集在G极上的电子获得能量,越 过隔离层泄漏,FAMOS恢复截止 状态。
31
4、电擦除可重写只读存储器EEPROM单元电路
与EPROM相似,它是在EPROM 基本单元电路的浮空栅的上面再生 成一个浮空栅,前者称为第一级浮 空栅,后者称为第二级浮空栅。第 二级浮空栅引出一个电极,接某一 电压VG。
计算机组成原理
第四章 存储系统(存储器组织)
4.1.1存储系统的层次结构
1、Cache 与CPU速度相匹配的较 小容量存储器,其操作对用户 (汇编级程序员)是透明的。 2、主存 存储容量相对较大,速度 相对CPU及Cache而言较慢,且 是程序员直接操作可非透明访问 的存储器,它是存放可运行程序 的主要部件。 3、外存 大容量且速度较快的存 储器,它不能与CPU直接交换 信息,需借助于接口部件实现 数据交换。
(4)保持
Z:加低电平,T截止,该单元未选中,保持原状态。 单管单元是破坏性读出,读出后需重写。
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3.动态MOS存储芯片--Intel 2164(4164)DRAM芯片(P186)
寄
20
3.动态MOS存储芯片
Intel 2164(4164)DRAM芯片(P186) ① 存储体256×256 分为4个128×128分体结构 ② 译码器,双译码 A7~A0中A6~A0选择128行,A7选择两组中的一组。 A7~A0,作为列选地址时,也选择两个128列中的一个 ③ 读/写控制逻辑。因而,当16位地址分两次,分别在行选信 号RAS以及列选信号CAS的控制下送入芯片内部后,四个 128×128体中的一个体被选中。通过其I/O电路进行相应的 读写操作。 ④ 对外引脚见教材P186图4-13 ⑤ 时序见教材P188图4-14(a)(b)
= 0 写 = 1 读
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4.2.2 动态MOS存储单元与存储芯片
1.四管单元 W W (1)组成 T3 T4 T1、T2:记忆管 T2 T1 C1、C2:柵极电容 C1 C2 T3、T4:控制门管 Z:字线 W、 W:位线 Z (2)定义 “0”:T1导通,T2截止 (C1有电荷,C2无电荷); “1”:T1截止,T2导通 (C1无电荷,C2有电荷)。 (3)工作 Z:加高电平,T3、T4导通,选中该单元。