4、VHDL文本输入法设计实例

（2）在文本编辑窗输入如下源代码：
（3）文本存盘 选择File/Save As命令，找到已设立的文件夹 D:/SHIJIAN/DECODER，存盘文件名应与实体名 一致，即decoder.vhd，然后进入建立工程项 目流程。 后面的建立工程项目、编译综合、仿真及硬件 测试步骤请参阅原理图输入设计全过程
参考VHDL源代码
思考题
利用VHDL文本输入法设计一个带进位 的3位加法器，它由S2的8位拨动开关 中的6位 做加数和被加数的输入，低位进位的 输入为板上的KEY5，6位输入分别在 Led灯上显示，其中LD1-LD3表示加数 ，LD5-LD7表示被加数，相加后的结果 通过LD13到LD16表示，LD13表示进位。
3、VHDL语言的基本语句 （1）顺序描述语句 WAIT语句、IF语句、CASE语句、LOOP语句、 EXIT语句、RETURN语句、NULL语句、REPORT 语句等 （2）并行语句 进程语句、块语句、并行过程调用语句、断 、并行信号赋值语句、信号代入语句、生成 语句等
二、VHDL文本输入法设计3-8译码器 关于实验原理、输入输出真值表及硬件准 备与原理图输入法设计3-8译码器完全一 样，在此不赘述。 VHDL文本输入设计法和原理图输入设计的 步骤除了设计输入有所不同，其余步骤基 本相同，这里仅提供设计输入的步骤及 VHDL源代码。
思考题
１、修改上述３-8译码器的VHDL源代码， 设计4-16线译码器，并在实验系统进行 验证。 ２、仿照下图所示真值表,利用VHDL文本 输入法设计8-3优先权编码器。（注意： 输入Ein用带自锁的按键K5控制）
真值表
参 考 源 代 码
三、 分频器VHDL文本输入法设计
设计任务： 利用VHDL文本输入法设计分频器,输入采用标准 的4.194304MHz时钟，输出为8.192KHz.通过实 验系统予以验证，频率仍采用虚拟示波器观测。
编辑VHDL文本文件的步骤
1、建立文件夹 选择路径，建立工作库目录文件夹。比如建 立文件夹为D：/SHIJIAN/DECODER 2、输入源程序 （1）打开Quartus II，选择File/New命令。 在New窗口中的Device Design Files中选 择硬件设计文件类型为VHDL File,单击OK 按钮后进入VHDL文本编辑窗口。
内容简介
基本知识回顾 3-8译码器VHDL文本输入法设计 分频器VHDL文本输入法设计
一、基本知识回顾 1、概述
原理图输入法并非严格意义上的自顶而下 的数字系统设计方法，这种设计方法仅适 用于小型数字系统，而VHDL文本输入法 则适用于任何规模的数字系统设计，能够 大大简化设计任务，可以自行设计所需要 的逻辑电路，实现真正意义上的创新。
特别提醒：和原理图输入设计一样，编译成功后，打 开译码器VHDL文本输入界面，选择File菜单的 Create/Update选项下的Create Symbol Files for Current File,将当前文件变成一个包装好的单一元 件decoder.bsf，并被放置在工程文件夹中以备层次 化设计中使用。
2、VHDL程序基本结构Βιβλιοθήκη Baidu
实描 体述 结体 构1 结体 构n
实体类似于电路原理图中所定义的模块 符号，从外面看器件外貌，有输入端口 和输出端口，也可以定义参数；结构体 则具体地指明设计单元的行为、元件及 内部的连接关系，结构体对设计单元的 输入输出关系可以用3种方式进行描 述，即行为描述、寄存器传输描述和结 构描述。