3_CMOS IC制造
CMOS工艺流程版图剖面3
去除氮化硅和表面二氧化硅层。露出N型 阱区 域。(上述中曝光技术光罩与基片的距离 分为接触式、接近式和投影式曝光三种，常用 投影式又分为等比和微缩式。曝光会有清晰度 和分辩率，所以考虑到所用光线及波长、基片 表面平坦度、套刻精度、膨胀系数等)。
60
离子植入磷离子(+5)，所以出现多 余电子，呈现负电荷状态。电荷移动速 度高于P型约0.25倍。以缓冲氢氟酸液去 除二氧化硅层。
甘油
甘油
55
然后在表面氧化二氧化硅膜以减小 后一步氮化硅对晶圆的表面应力。
涂覆光阻(完整过程包括，甩胶→预 烘→曝光→显影→后烘→腐蚀→去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。
56
光刻技术去除不想要的部分，此步骤为定 出P型阱区域。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧 烧除也可用专用剥离液。氮化硅用180℃的磷酸 去除或含CF4气体的等离子刻蚀 (RIE)。
64
以类似的方法，形成PMOS，植入硼 (+3)离子。 (后序中的PSG或BPSG能很好 的稳定能动钠离子，以保证MOS电压稳定)。
65
后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phosphosilicate-glass)，加入B2H6形成BPSG (borophospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。
CMOS工艺流程与MOS电路版图举例
1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 清华工艺录像：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例
CMOS制备基本流程
4
Processing Phases
• Choosing a Substrate • Active Region • N and P Well • Gate • Tip or Extension • Source and Drain • Contact and Local Interconnect • Multilevel Metalization
• Strip Photoresist
10
Thermal Anneal and Diffusion
• Thermal Anneal (热退火) - Repair crystal lattice structure damage due to implantation
• N and P Drive-in (扩散推进) - Thermal diffusion of dopant to shallower than desired depth -- Drive-in is a cumulative process!
• Plasma Etch - Anisotropic etch 各向异性蚀刻
-- Vertical etch rate high -- Lateral etch rate low
• Clorine (氯)or Bromine (溴) based for SiO2 selectivity
16
2.5 前端或延伸区(LDD)的形成
5
2.2 有源区的形成
Choosing a Substrate
1 µm Photoresist 80 nm Si3N4 40 nm SiO2
Si,(100), P Type,25~50Ωcm
CMOS 概述 (一)
CMOS(Complementary Metal Oxide Semiconductor)指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃。
MOS是:金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P 型MOS管和N型MOS管之分。
由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（ Complementary MOS Integrated Circuit）。
目前数字集成电路按导电类型可分为双极型集成电路（主要为TTL）和单极型集成电路（CMOS、NMOS、PMOS等）。
CMOS电路的单门静态功耗在毫微瓦（nw）数量级。
CMOS发展比TTL晚，但是以其较高的优越性在很多场合逐渐取代了TTL。
以下比较两者性能，大家就知道其原因了。
1.CMOS是场效应管构成，TTL为双极晶体管构成2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差4.CMOS功耗很小，TTL功耗较大（1～5mA/门）5.CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当。
集成电路中详细信息：1,TTL电平：输出高电平>2.4V,输出低电平<0.4V。
在室温下，一般输出高电平是3.5V，输出低电平是0.2V。
最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。
第2章第3讲CMOS工艺
nMOS晶体管的制造流程
通过扩散或离子 注入的方式，整 个硅表层就会被 高浓度的杂质所 掺杂，形成源区 和漏区
用一层SiO2绝缘 层覆盖整个表面
nMOS晶体管的制造流程
对绝缘的氧化 层成型得到源 极和漏极的接 触孔
氧化层
2、制作n阱
n阱
p 型衬底
• 热氧化形成初始氧化层作为阱区注入的掩蔽层 • 在氧化层上开出n阱区窗口 • 注磷在窗口下面形成n阱 • 退火和阱区推进
3、场区氧化
LOCOS工艺具体步骤 生长薄层SiO2缓冲层 淀积氮化硅 刻掉场区的氮化硅和 缓冲氧化层 场区注入 热氧化形成场氧化层
nn阱阱 p 型衬底
NMOS器件阈值电 压统计结果 • 器件阈值分布的标 准差减小
横向沟道工程：HALO掺杂结构
• 横向高掺杂区可以抑制源漏pn结耗尽区向沟 道内的扩展，减小短沟效应
• Halo结构可以利用大角度注入实现
横向沟道工程： POCKET掺杂结构
4、n＋、p＋两种硅栅
在CMOS电路中希望NMOS和PMOS的性能对称，这样有 利于获得最佳电路性能 使NMOS和PMOS性能对称很重要的一点是使它们的阈值 电压绝对值基本相同 在同样条件下，如果NMOS和PMOS都选用n+硅栅，则 PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多 PMOS采用p＋硅栅减小其阈值电压的绝对值，从而获得 和NMOS采用n＋硅栅对称的性能
表层蒸发覆盖 一层铝，形成 互连线
nMOS晶体管的制造流程
将金属层成型并刻蚀，其表层形成了MOS管的互连
2. N阱CMOS工艺流程
• 衬底硅片选择 • 制作阱 • 场区氧化 • 形成硅栅 • 形成源、漏区 • 制作互连线
CMOS工艺要点知识讲解
CMOS工艺要点知识讲解1.概述：CMOS工艺是一种使用金属-氧化物-半导体结构制造集成电路的工艺。
它是CMOS逻辑电路的基础，通过使用N型和P型MOS晶体管组成的互补结构来实现逻辑功能。
CMOS工艺具有功耗低、可靠性高和集成度高的特点，是目前最常用的集成电路制造工艺之一2.制程流程：CMOS工艺的制程流程包括晶圆清洗、沉积氧化层、形成晶体管结构、定义金属导线、清洗和封装等步骤。
其中，晶圆清洗用于去除晶圆表面的杂质和污染物；氧化层的沉积是为了形成绝缘层，保护晶体管和电器元件；形成晶体管结构是将掺杂的硅材料通过光刻和腐蚀等工艺形成晶体管的源、栅和漏极等结构；定义金属导线则是通过金属蒸镀和光刻等工艺形成连接晶体管的金属线路；最后的清洗和封装步骤将晶圆切割成芯片，并将其封装成IC产品。
3.互补结构：CMOS工艺采用互补结构，即由N型MOS（NMOS）和P型MOS（PMOS）两种晶体管组成的互补电路。
NMOS晶体管的导通需要控制栅极电压为高电平，而PMOS晶体管的导通需要控制栅极电压为低电平。
通过控制两种晶体管的工作方式，可以实现复杂的逻辑功能。
4.硅基材料：CMOS工艺使用硅材料作为基础材料。
硅是一种常见的半导体材料，具有良好的电子迁移率和热稳定性。
在CMOS工艺中，通过对硅材料进行掺杂和氧化等工艺，形成晶体管的结构和绝缘层。
5.光刻：光刻技术是CMOS工艺中的重要步骤，用于定义晶体管和金属导线等结构。
在光刻过程中，通过涂覆光刻胶、对胶进行曝光和影像转移等步骤，将芯片的设计图案腔体在硅片上。
6.蚀刻：蚀刻是指通过化学或物理手段，将涂覆在芯片表面的光刻胶和表面层材料进行去除，从而形成所需的结构。
蚀刻工艺可以通过湿蚀刻或干蚀刻两种方式进行，其中，干蚀刻常用的技术包括反应离子蚀刻（RIE）和物理气相沉积（PECVD）等。
7.金属导线：CMOS芯片中，晶体管和其他电器元件通过金属导线进行连接。
金属导线的制作常采用金属蒸镀等工艺，将金属材料沉积在芯片表面，并通过光刻和蚀刻等步骤，形成所需的导线结构。
CMOS集成电路制造工艺介绍
蒸气压等物理手段。
第12页，共56页。
初次氧化
生成SiO2缓冲层，减少后续工艺中Si3N4对晶 圆的应力。 ➢ 干法氧化：速度慢，质量好，用于要求高的 栅氧等场合。
➢ 湿法氧化： 速度快，氧化层质量一般。
➢ 水气氧化：速度很快，氧化层质量很差，一般 只用于暂时的隔离层等。
➢ 干法刻蚀：利用等离子体轰击硅表面，得到需要的图 形。精度高，各向异性好。
第18页，共56页。
掺杂技术
掺杂就是人为地将所需要的杂质以一定的方式掺入到硅 片中的区域，并达到规定的数量和一定的分布 掺杂的种 类有P型（硼，铟）和N型（磷，砷，锑）两种。
➢ 热扩散：在高温下，杂质原子从源运动到硅表面 并再分布的过程。有气相扩散和固体源扩散两种。 一般是从表面到内部浓度逐渐降低。
第34页，共56页。
CVD deposition
Photoresisit:
positive & negative
1.5 deep n-well formation mask1
UV
mask
P-Sub
1.6 deep n-well implant
P+
DNW P-Sub
第35页，共56页。
DNW:
1) Improve substrate noise
Metal
• 一般为AL工艺或铜工艺。 • RC01S-HND 为5层金属铝铜工艺，第一层
金属方块电阻为0.145欧姆，第2~第4层方 块电阻为0.115欧姆，第5层方块电阻为 0.035欧姆 • 瑞萨90nm process ---Cu 工艺
第29页，共56页。
IC基础知识及制造工艺流程
0.0008-cm（发射区）
第9页/共67页
2024/7/5
9
硅片主要技术指标
-晶向 (111)/(100) -掺杂类型／掺杂剂 P/N -电阻率 -直径／厚度 -平整度/弯曲度／翘曲度 -含氧量／含碳量 -缺陷（位错密度／层错密度） -表面颗粒
第10页/共67页
2024/7/5
10
目录
-最重要的半导体材料－硅 -构建集成电路的主要半导体器件 -关键的集成电路工艺制造技术 -集成电路技术发展趋势
第63页/共67页
2024/7/5
63
IC制造环境(3)
超纯化学药品
DRAM 64k 线宽(um) 3.0 试剂纯度 10pp
m 杂质颗粒 0.5u
颗粒含量 1000 （个／ ml) 金属杂质
256K 4M 2.0 1.0 5ppm 100pp
b
0.2u 0.1u
64M
0.5
80pp b 0.05u
等离子体 F*
扩散 吸附 反应
解吸附
第21页/共67页
2024/7/5
21
RIE刻蚀装置(Parallel Plate)
Gas
RF
2024/7/5
Pumping System
第22页/共67页
22
RIE刻蚀机 (AME8330)
第23页/共67页
2024/7/5
23
IC基础工艺(2)－刻蚀
被刻膜 SiO2 Si Al
第4页/共67页
2024/7/5
4
绝缘体／半导体／导体
－绝缘体 －半导体 －导体
电阻率=108-1018-cm 石英、玻璃、 塑料
电阻率=10-3-108-cm 锗、硅 、砷化镓 、磷化铟
第3讲 CMOS工艺步骤和版图
金属与POLY的接触孔版图
金属与N+/P+的接触孔
注意:金属不能与低掺杂的衬底或阱直接连接 (避免形成整流二极管或肖特基二极管),必须经 N+或P+过渡,形成欧姆接触.
需注意的问题
注意，绘制N+(P+)与金属的连接时，不能只 画Metal1、Contact和N+(P+)等3种材料，一 定要有Active层。如果不画Active层，就意味 着该区域是FOX，FOX是刻不透的。
多晶还可以作为导线,实现短距离连接.
多晶的金属化
为减小电阻,制造MOS管栅和导线的需要做金 属化处理,方法是淀积硅化物(silicide,一种硅和 难熔金属的混合物)
两个重要效应
MOS管版图
效应一：氧化层侵蚀
鸟嘴效应
注意：对MOS管的宽W而言的
效应二：横向扩散
注意：对MOS管的长L而言的
增加导线宽度 增加去耦电容
7.通孔
金属与金属之间的连接使用通孔via.其中via1连接金属1和 金属2,via2连接金属2和金属3.
每种通孔都是独立的层.
完整的NMOS管版图
完整的PMOS管版图
8.压焊点PAD
连接焊盘是管芯与 封装管壳（或外部 世界）之间的连接 界面，金属线的一 端键合到连接焊盘 上，另一端连接到 引线架。
带拐角电阻计算
电阻RAB=2.6R□
高精度电阻：折叠型（避免拐角） 扩散均匀度提高
N阱/P衬底二极管
ID：二极管电流 IS：反向饱和电流（标称电流） Vd：二极管上电压（P型—阳极电压；N型—阴极） IS：参考面积为1的二极管，若一个二极管面积为2， 则为2IS(参考值) VT：热电压 n：发射效率
半导体制造工艺流程
半导体制造工艺流程N型硅:掺入V族元素--磷P、砷As、锑SbP型硅：掺入III族元素-镓Ga、硼BPN结：半导体元件制造过程可分为前段（FrontEnd)制程晶圆处理制程（WaferFabrication；简称WaferFab）、晶圆针测制程（WaferProbe）；後段（BackEnd)构装（Packaging）、测试制程（InitialTestandFinalTest）一、晶圆处理制程晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等)，为上述各制程中所需技术最复杂且资金投入最多的过程，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵,动辄数千万一台，其所需制造环境为为一温度、湿度与含尘（Particle）均需控制的无尘室（Clean-Room）,虽然详细的处理程序是随著产品种类与所使用的技术有关;不过其基本处理步骤通常是晶圆先经过适当的清洗(Cleaning）之後,接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。
二、晶圆针测制程经过WaferFab之制程後，晶圆上即形成一格格的小格，我们称之为晶方或是晶粒（Die)，在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe)仪器以测试其电气特性，而不合格的的晶粒将会被标上记号（InkDot），此程序即称之为晶圆针测制程（WaferProbe）。
然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒三、IC构装制程IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的:是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。
半导体制造工艺分类半导体制造工艺分类一双极型IC的基本制造工艺:A在元器件间要做电隔离区(PN结隔离、全介质隔离及PN结介质混合隔离）ECL(不掺金）（非饱和型)、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离I2L（饱和型)半导体制造工艺分类二MOSIC的基本制造工艺：根据栅工艺分类A铝栅工艺B硅栅工艺其他分类1、（根据沟道）PMOS、NMOS、CMOS2、（根据负载元件）E/R、E/E、E/D半导体制造工艺分类三Bi—CMOS工艺:A以CMOS工艺为基础P阱N阱B以双极型工艺为基础双极型集成电路和MOS集成电路优缺点半导体制造环境要求主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子.超净间:洁净等级主要由微尘颗粒数/m3半导体元件制造过程前段（FrontEnd）制程—-—前工序晶圆处理制程（WaferFabrication；简称WaferFab)典型的PN结隔离的掺金TTL电路工艺流程横向晶体管刨面图纵向晶体管刨面图NPN晶体管刨面图1。
CMOS工艺
局部氧化隔离法(LOCOS)
局部氧化隔离法在集成电路技术中当 然是最占统治地位的隔离工艺。它利用了 氧在Si3N4中扩散非常缓慢的性质。当硅表 面有一层氮化硅时，无法生成氧化物。此 外，氮本身氧化过程也非常缓慢。这样在 整个氧化步骤中，氮化硅将作为氧化物阻 挡层保持不变。
集成电路工艺
光刻： 刻蚀： 掺杂： 离子注入 退火 扩散
--氧化：干氧氧化、湿氧氧化等
CVD
作业
集成电路工艺主要分为哪几 大类，每一类中包括哪些主 要工艺，并简述各工艺的主 要作用
胶均匀地涂在晶圆表面。
光刻步骤二、三、四
二、曝光: 光源可以是可见光,紫外线, X射 线和电子束。 光量, 时间取决于光刻胶 的型号，厚度和成像深度。
三、显影: 晶圆用真空吸盘吸牢，高速旋转， 将显影液喷射到晶圆上。显影后，用清 洁液喷洗。
四、烘干: 将显影液和清洁液全部蒸发掉。
曝光方式
1. 接 触 式 曝 光 方 式 中 ， 把 掩 膜 以 0.05 0.3ATM 的压力压在涂光刻胶的晶圆上， 曝光光源的波长在0.4m左右。
正性胶适合作窗口结构, 如接触孔, 焊盘等，而负性胶 适用于做长条形状如多晶硅和金属布线等。
光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄 光下操作。
晶圆再烘，将溶剂蒸发掉，准备曝光
正性胶与负性胶光刻图形的形成
涂光刻胶的方法(见下图)：
光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的
晶圆以2000 8000转/分钟的高速旋转，从而使光刻
图 3.7
曝光系统(下图): 点光源产生的光经凹面镜 反射得发散光束，再经透镜变成平行光束，
经45折射后投射到工作台上。
CMOS制作基本工艺
CMOS制作基本步骤CMOS的制作步骤是需要经过一系列的复杂的化学和物理操作最终形成集成电路。
而做为一名集成电路版图（ic layout）工程师，对于这个在半导体制造技术中具有代表性的CMOS工艺流程有个系统的了解是有很大帮助的。
个人认为只有了解了工艺的版工才会在IC Layout的绘制中考虑到你所画的版图对流片产生的影响。
芯片制造厂（Fab）大概分为：扩散区，光刻区，刻蚀区，离子注入区，薄膜区和抛光区。
扩散是针对高温工艺，光刻利用光刻胶在硅处表面刻印，刻蚀将光刻胶的图形复制在硅片上，离子注入对硅片掺杂，薄膜区淀积介质层和金属层，抛光主要是平坦化硅片的上表面。
简化的CMOS工艺由14个生产步骤组成：（1）双阱注入在硅片上生成N阱和P阱。
（2）浅槽隔离用于隔离硅有源区。
（3）通过生长栅氧化层、淀积多晶硅和刻印得到栅结构。
（4）LDD注入形成源漏区的浅注入。
（5）制作侧墙在随后的源、漏注入当中保护沟道。
（6）中等能量的源、漏注入，形成的结深大于LDD的注入深度。
（7）金属接触形成硅化物接触将金属钨和硅紧密结合在一起。
（8）局部互连形成晶体管和触点间的第一层金属线。
（9）第一层层间介质淀积，并制作连接局部互连金属和第一层金属的通孔1。
（10）用于第一次金属刻蚀的第一层金属淀积金属三明治结构并刻印该层金属。
（11）淀积第二层层间介质并制作通孔2。
（12）第二层金属通孔3淀积第二层金属叠加结构，并淀积和刻蚀第三层层间介质。
（13）第三层金属到压点刻蚀、合金化重复这些成膜工艺直到第五层金属压焊淀积完毕，随后是第六层层间介质和钝化层的制作。
（14）最后一步工艺是参数测试，验证硅片上每一个管芯的可靠性。
在之前的文章中以一个PMOS和一个NMOS构成的反相器为例，简单的分步介绍了CMOS制作的基本步骤，整个流程就是对上述步骤的详细解说。
不同的是（9）（10）被合在一起介绍，（11）（12）（13）被合在一起介绍，而（14）则没有列入到详解步骤中。
CMOS工艺与器件
制造步骤：先生长一层SiO2氧化膜，再用该版对这层新生长的氧化膜 刻出两层金属连接点的连接孔
metal2掩膜版：第二层金属图形（连接孔和连线）掩膜，用以第二层 金属需引出的连接孔和同层金属布线互连的位置和形状
制造步骤：在硅片表面用CVD法沉积一层金属膜，用该版刻下所需要 的金属膜，实现金属层欧姆引出和互连
CMOS工艺(N阱)详细制造步骤(6)
contact mask
n+
n+
p+
p+
p-substrate
n-well contact mask
contact掩膜版：接触孔掩膜。用以确定欧姆接触的大小和位置， 即对薄氧化层区刻出实现欧姆接触的引线孔
制造步骤：先用该版从P管引出的P+区接触孔、从N管引出的N+区 接触孔，再生长一层SiO2氧化膜，然后再用该版对这层新生长的 氧化膜刻出实现欧姆接触的引线孔
半导体及其导电能力
半导体 IV族元素（比如硅），最外层4个价电子，通过共价 键形成晶体，处于稳定结构，很难电离或俘获电子 一般材料纯度在99.9％已认为很高了，有0.1％的杂质 不会影响物质的性质。但是，半导体材料的导电能力 随所含的微量杂质而发生显著变化
纯净的硅在室温下： ＝21400Ω·cm 如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999 ％，则其电阻率变为： ＝0.2Ω·cm 可利用这一性质，通过掺杂质的多少来控制硅的导电能力 随光照而发生显著变化 随外加电场、磁场作用而发生变化
First place wells to provide properly-doped substrate for n-type, p-type MOS: p-well ＝ 前面所提的nmos管的 p-衬底，可在在上面形成nmos n-well ＝ 前面所提的pmos管的 n-衬底，可在在上面形成pmos
CMOS集成电路制造过程
。 。 。 。 。 。 。 。 。
Field oxide
P-well
N-well
P-substrate
加B的目的使介质层软化，使得介质层能够流动， 从而得到更加平坦的衬底表面，同时使得蚀刻速率 加快； 加P是改变SiO2的网路结构，使得能够沉积厚的 SiO2层（如果不加P，则SiO2层应力过大，会造成 SiO2的开裂，同时P有吸杂的功能。 为了使B、P杂质不能进入SiO2，介质层的生长方法 均为先生长一层NSG。
Si3N4下面薄的缓冲氧化层作用 下面薄的缓冲氧化层作用：
减小氧化过程中Si衬底内的应力 减小氧化过程中 衬底内的应力
应力生成原因： 应力生成原因：
衬底和Si4N3的热膨胀系数不匹配； 的热膨胀系数不匹配； （1）Si衬底和 ） 衬底和 的热膨胀系数不匹配 （2）生长中的氧化层体积增加。 ）生长中的氧化层体积增加。
Si的局部氧化工艺（LOCOS） LOCOS：Local Oxidation of Silicon
1、在场氧化之前的离子注入：为提高寄生MOSFET的 阈值电压。 2、在场氧化中，Si3N4阻挡了氧化层的扩散，使Si3N4下 面的Si不被氧化，但是Si3N4的顶部将生长一薄层SiO2。 3、SiO2生长消耗44%的Si，因此最终形成的氧化层是部 分凹入的，且台阶平缓，易于后续的薄膜层的覆盖。
漏极的制作 §4 源、漏极的制作
N-well
ACTIVE
N+ N+ P+ P+
P-well P-substrate
N-well
掩模版
接触孔的制作 §5 接触孔的制作
N-well
ACTIVE
N+ N+ P+ P+
CMOS制造工艺及流程——Good
隔离技术(流程图CROSS SECTION）
•Pad Oxide and Deposit Nitride
Si3N4 P-Well
Si(P)
SiO2 N-Well
19
隔离技术(流程图CROSS SECTION）
•SDG Etch and N-field Imp
Si3N4 P-Well
Si(P)
29
栅的完成(流程图CROSS SECTION）
•Poly Photo and Etch
Poly P-Well
Si(P)
SiO2 N-Well
30
五，源漏的制备
通过注入形成硅栅器件的源漏两个端口。源、栅、 漏之间的 对准不受其他的因素影响而自对准形 成。这是硅栅工艺区别于AL栅工艺的特点之一。
漏端附近沟道区中的高电场是引起短沟器件热载 流子效应的主要原因，为了减小沟道电场， VLSI中的N沟器件几乎全部采用渐变漏掺杂结构， 一般由两次杂质注入形成，最常用的两种渐变 结构是双扩散漏（DDD）和轻扩散漏（LDD） 结构。主要为了减小热载流子效应。
13
隔离技术(LOCOS 原理）
CMOS工艺最常用的隔离技术就是LOCOS（硅的 选择氧化）工艺，它以氮化硅为掩膜实现了硅的 选择氧化，在这种工艺中，除了形成有源晶体管 的区域以外，在其它所有重掺杂硅区上均生长一 层厚的氧化层，称为隔离或场氧化层。
常规的LOCOS工艺由于有源区方向的场氧侵蚀 （SiN边缘形成类似鸟嘴的结构，称为“鸟 嘴”bird break)和场注入的横向扩散，使LOCOS工 艺受到很大的限制。
显检
1050 涂胶
14#
1180
注硼 B/100Kev/7.5E12
CMOS基础及基本工艺流程
2.根据工作模式进行分类：
• MOSFET在零栅压时不存在漏源导电沟道,这种常断 （关断）器件,通常称为增强型器件（E器件）.在这 种器件中,为了形成导电沟道,需要施加一定的栅压,使 之形成导电沟道时的最小栅压称为阈值电压或开启电 压.
• MOSFET在零栅压时,漏和源之间就已经存在一个导 电沟道,即在零栅压时,器件也是导通的（常通器件）, 若要使这种器件截止,需要施加栅压将沟道耗尽才行, 因此称这种器件为耗尽型器件（D器件）.它不像增强 型器件那样,电流只在表面流动,而是在远离表面的体 区中流动,因此耗尽型器件有时也称为埋沟型器件.
在实际应用中,将各种参数仔细斟酌,确定最佳 的掺杂浓度分布和一系列的技术措施,将横向器件 尺寸等比例缩小引起的短沟道效应减至最小、最 弱.
• 2. 栅介质和栅电极材料
MOS器件的栅介质材料通常是热生长的二氧化硅,随着器件 尺寸的不断缩小,栅介质的质量也在不断提高.
MOS器件的栅电极材料可以是金属、多晶硅或多晶硅和硅 化物的复合栅,铝是最早使用的金属,多晶硅是最普遍使用的材料. 铝的薄层电阻一般仅为几mΩ/□,而典型的n＋和p＋多晶硅层的 薄层电阻分别为15和25Ω/□.通过改变多晶硅的掺杂,例如多晶 硅从简并p型变为简并n型,改变功函数的数值可以使MOSFET的 阈值电压变化1V左右,这样可以更方便地调节阈值的对称性.
MOSFET的分类
1.根据根据器件结构进行分类：
• N沟MOS晶体管（nMOST）的衬底为p型,源漏区 为重掺杂的n＋区,沟道中的载流子为电子；
• p沟MOS晶体管（pMOST）的衬底为n型,源漏区 为重掺杂的p＋区,沟道中的载流子为空穴.
MOS器件在正常情况下,只有一种载流子（n沟为 电子,p沟为空穴）在工作,因此也称这种器件为单 极晶体管,这是与双极晶体管相对而言的,双极晶体 管在正常工作时与两种类型的载流子（电子和空 穴）都有关.
集成电路制造技术第十二章 CMOS制造工艺
• (2) 在漏极附近的耗尽区中与晶格碰撞产生电子空穴对， 对NMOS管，碰撞产生的电子形成附加的漏电流，空穴则 被衬底收集，形成衬底电流，使总电流成为饱和漏电流与 衬底电流之和。衬底电流越大，说明沟道中发生的碰撞次 数越多，相应的热载流子效应越严重。
• LOCOS • PSG and reflow • Evaporator for metal deposition • Positive photoresist • Projection printer • Plasma etch and wet etch
CMOS Technology
1980’s CMOS Technology
• 栅极边缘是最高电场产生的地方，又是源漏重掺 杂区，使源漏重掺杂区远离栅极边缘,可以减少热 电子对栅氧的损伤。
• 缺点：工艺复杂，增加寄生电阻，遮挡效应。 back
Gate Oxide
1 nm Ti -> 2.2 nm TiSi2
& W CVD
W CMP
（aSi的生长温度（200~400度）比多晶硅（570~650度）更低， 有利于减小高温对掺杂层浓度的影响）
• USG：无掺杂的玻璃，常用于沟道隔离和层间介质 制备方法：PECVD，HDCVD 工艺常用CMP配合使用。
(Undoped Silica Glass)
(Light Doped Drain)
Hot Electron Effect 热载流子效应：
• 热载流子效应：当器件尺寸减小，而电压不变时，栅极与 衬底间的沟道电场急剧增加，电子受电场加速到一定能量 后，使其碰撞硅原子导致碰撞电离，从而产生的空穴与其 他高能电子复合，释放的能量又产生一批高能电子，从而 改变器件物理电学特性：
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
4.3 光刻
多晶与场氧工艺
氮化硅
栅氧化硅
场氧化硅
多晶硅
28
黄颜色为SiN，用于在淀积厚氧时保护薄氧
4.3 光刻
自对准工艺
29
4.4 CMOS工艺流程
n阱CMOS IC工艺
基本流程(1)
30
4.4 CMOS工艺流程
基本流程(2)
31
4.4 CMOS工艺流程
栅氧
基本流程(3)
场氧
32
4.4 CMOS工艺流程
离子注入剂量DI
全部 x
N
ion
表征注入离子的总数目
16
4.3 光刻
在每一材料层上形成具有微细尺寸的图案
1. 2. 3. 4. 5. 涂光刻胶 放上掩模版 在紫外光下曝光 去掉掩模版 去除光刻胶（正胶，曝光 部分去除；负胶，未曝光部分去除）
光刻的作用
6.
7.
刻蚀掉未保护的材料
去除残余的光刻胶
硅工艺过程就是按需要的层次生长或淀积出需要的材料，并在每层
gate-oxide 材料上开出所需要的窗口。 Tungsten
2 第一步的任务就是“材料生长与淀积”，第二步的任务是“刻蚀”
AlCu TiSi
SiO2
poly
p-well n-well
SiO2
p+
n+
p-epi p+
7
现代双阱沟槽隔离CMOS工艺结构剖面图
表面不平整引发问题：细线条爬台阶→易断线。工艺层次越多，
化学机械抛光：利用化学腐蚀及机械喷沙使硅圆片表面平面化。
多在制备金属层之前进行
39
4.5 CMOS先进工艺
优点
铜互连:特点
铜的电阻率约为铝的一半 （ρ =1.67μ Ω .cm，而铝为 2.65 μ Ω .cm)，有利于提高速 度、减少功耗、缩小面积
概述
提供信号及电源进出芯片的界面 移去芯片产生的热量 为芯片提供机械支持 保护芯片免受如潮湿等外界环境条件的影响 电气特性：寄生效应弱，引线应具有低电容（线间、对衬底）、低电阻 和低电感 机械及热特性：可靠，牢固，芯片载体与芯片封装之间由良好的机械匹 配及热匹配，散热性能良好 成本：常常与上述要求矛盾
4.2 材料生长与淀积
SiO2:制备方法1
热氧化生长 干氧：Si O 2 850~ SiO 2 1100℃ 质量高 (固) (气) (固) 850~1100℃ 湿氧：Si 2H 2 O SiO 2 2H 2 (固) (气) (固) (气) SiO2在硅片上形成
掩模
掩模：高质量的玻璃，上有金属来定义材料层所希望的图案。光
铬金属
1.掩模（mask)上镀的金属常用铬。掩模的成本很高，因此要尽可能减少掩模的版数。 2.掩模上的图案用透明与不透明来区分。对负胶，透明部分光刻胶保留，对正胶则相反。 3.掩模图案的尺寸一般为实际芯片图案尺寸的5～10倍。
19
4.3 光刻
基本流程(4)
33
4.4 CMOS工艺流程
基本流程(5)
34
4.4 CMOS工艺流程
基本流程(6)
压焊块（Pad）
35
4.5 CMOS先进工艺
处的掺杂浓度及掺杂浓度的分布梯度
轻掺杂漏区:作用
结构：在沟道的漏端及源端增加低掺杂区，可降低沟道端口
作用：降低沟道中漏附近的电场（在整个沟道区最大），提
12
4.2 材料生长与淀积
电阻率高 2.65 cm 易制备 铝的优势 易成形 粘附性好
金属化:铝的特点
适合做集成电 路的互连材料
电迁移效应：高电流密度下长期工作会导致开路或短路 铝的不足 熔点较低：淀积铝之后不能有高温工艺
13
4.2 材料生长与淀积
金属化:多层
Chemical or plasma etch
Hardened resist SiO 2 Si-substrate Photoresist SiO 2
(a) Silicon base material
Si-substrate (b) After oxidation and deposition of negative photoresist
抗电迁移能力比铝好（临界电
流密度<107A/cm2，铝为 106A/cm2)，寿命长
缺点
铝刻蚀工艺（如等离子刻蚀） 无法刻蚀铜
易于扩散到硅中
40
4.5 CMOS先进工艺
铜互连:淀积工艺
双大马士革工艺（Dual Damascene）镶嵌工艺
用CMP工艺形成图形
41
4.5 CMOS先进工艺
第4层金属
钨塞 第3层金属
第2层金属
第1层金属
14
4.2 材料生长与淀积
掺杂硅层:离子注入技术
硅中注入施主(P、As) n型硅 离子注入的作用 硅中注入受主(B) p型硅
离子注入的过程：原子电离 离子 加速 高能离子(100～200 keV) 质量分析 去除不需要的离子 注入硅 退火（使杂质在硅中就 位，减少缺陷）
涂胶
涂胶：在晶圆上涂一层光敏液态塑性材料（称为“光刻胶”）。
边缘鸟嘴会限制晶圆的有用面积
20
4.3 光刻
曝光与显影：使光刻胶中被光照的部分
曝光与显影
被清洗掉，未被光照的部分保留（正胶， 负胶时则是被光照部分保留）。
21
曝光的被腐蚀掉为正胶，不被曝光的被腐蚀掉为负胶
4.3 光刻
光刻胶保护的材料层（氧化硅、金属、多晶硅）。
速率快
9
4.2 材料生长与淀积
化学气相淀积(CVD)
SiH 4 2O2 SiO 2 2H 2O
600~800℃
SiO2:制备方法2
好处
淀积温度低 可在非硅材料上淀积 掺杂容易
(气)
(气)
(固)
(气)
SiO2在气氛中形成，然后淀积到硅片上
淀积温度低可不影响前期注入的杂
SiO
2
Si-substrate
(c) Stepper exposure
24
4.3 光刻
行离子注入。
掺杂工艺1
先制备二氧化硅作为注入的掩模，利用光刻在其上开窗口，再进
25
4.3 光刻
掺杂工艺2
26
掺杂工艺用于形成漏、源区和阱，有n型掺杂和p型掺杂
4.3 光刻
淀积工艺
27
淀积工艺用于淀积多晶硅和金属
业出版社，2004.10。第4章。
4
4.1 概述
硅棒→晶圆
5
4.1 概述
10～30cm （4～12英寸）
晶圆→芯片
晶圆(Wafer) 厚度0.4～0.7mm
芯片（chip) 部位~1cm2
平口提供1个参考面，用于芯片 取向定位及切片定向
平口（flat)
6
4.1 概述
IC工艺的基本任务
材料生长与淀积：形成不同材料构成的工艺层 光刻：将各种工艺层刻蚀成不同的形状，形成互连
刻蚀
刻蚀：利用惰性气体（如Ar）形成的等离子体来刻蚀掉未被硬化
22
4.3 光刻
通过光刻机的自动步进，重
Step by Step
复上述过程，就可以形成多 个芯片的图形。
不同材料层有不同的掩模版，
不同掩模版之间利用“光刻
套准标记”来进行精确对准。
23
4.3 光刻
Si-substrate
SiO2窗口的形成
明的，其余部分是透明的（相当于负片）
酸刻蚀
光刻胶显影
胶而不破坏器件层
清洗、干燥 工艺步骤
用酸或碱溶液显影圆片，去掉未曝光部分的光 包括离子注入、等离子刻蚀、金属淀积等
刻胶。通过烘干使剩下的光刻胶变硬
18
用去离子水清洗圆片，再用氮气将其干燥 去掉圆片上未被光刻胶覆盖部分的材料
4.3 光刻
照亮掩模时，就将图案的阴影投射到硅片表面。
(d) After development and etching of resist, chemical or plasma etch of SiO 2 Hardened resist SiO 2 Si-substrate
UV-light Patterned optical mask Exposed resist Si-substrate (f) Final result after removal of resist (e) After etching
集成电路设计系列
第4章 CMOS IC制造工艺
摩尔语录
我们需要为芯片找寻一种基 质，因此我们考察了地球的基 质。它主要是 用了硅。 我们需要为芯片上的线路和 开关找寻一种金属导体。我们 考察了地球上的所有金属，发 现铝是最丰富的，所以我们使 用了铝。
2
青年时代的摩尔
硅，所以我们使
本章概要
1.
概述
铜互连:与硅的接触
实现铜与硅之间的互连 利用Ta、Ti、TiSi2、TiN、TaN、TaNx等金属形成薄过渡层， 以阻挡铜扩入硅中，改善与硅的粘附性。 42
4.5 CMOS先进工艺
硅化物
硅化钛薄层：改善多晶硅及硅与互连金属的接触
43
4.5 CMOS先进工艺
绝缘体上硅
优点：减少了寄生效应，具有较好的晶体管导通-截止特性，同样尺
寸下性能比硅改善22％