EDA实验指导书

物理与电子工程学院电工电子实验室吴学军2011.9目录实验一熟悉QuartusⅡ的设计过程 (1)实验二 4位二进制加法器的设计 (3)实验三 2位十进制数字位移测量仪设计 (5)实验四基于LPM_ROM的九九乘法器的设计 (8)实验五 4位二进制加法器的VHDL设计 (9)实验六有限状态机实现序列检测器的设计 (11)实验七数字钟的设计 (13)实验一熟悉QuartusⅡ的设计过程一、实验目的：1、掌握QuartusⅡ安装过程；2、熟悉QuartusⅡ设计环境；3、掌握Quar tusⅡ的设计过程。

二、实验内容及步骤（一）、安装QUARTUS II。

注：第一次安装QUARTUS要安装license。

（二）、QUARTUSⅡ设计开发步骤1、在windows中建立一个文件夹，用于保存设计工程项目的有关文件。

注：设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下；文件夹不能用中文，不可带空格，最好也不要用数字。

例如建立的文件夹：E：\mux.2、点击QUARTUSⅡ7.2打开QUARTUSⅡ7.2设计窗口。

3、建立工程及相关设计文件，对工程文件进行逻辑综合。

（查看设计实体的RTL图）4、对设计做功能仿真，验证设计实体逻辑功能。

5、管脚锁定及结构综合（适配）。

6、进行时序仿真，验证设计的时序是否满足设计要求。

7、执行文件汇编，生成下载所需的文件。

8、编程下载。

注：详细的使用说明见教材相关章节。

（三）例：用VHDL实现8位加法器设计（参照教材p131-135）VHDL程序如下：-- Quartus II VHDL Template-- Unsigned Adderlibrary ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity unsigned_adder isgeneric(DATA_WIDTH : natural := 8);port(a : in unsigned ((DA TA_WIDTH-1) downto 0);b : in unsigned ((DA TA_WIDTH-1) downto 0);result : out unsigned ((DA TA_WIDTH-1) downto 0));end entity;architecture rtl of unsigned_adder isbeginresult <= a + b;end rtl;三、实验报告根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验二 4位二进制加法器的设计一、实验目的1、巩固QUARTUS Ⅱ设计过程和设计环境。

2、掌握图形输入方式进行简单逻辑设计的过程。

3、了解自上而下的设计方法。

二、实验内容及步骤图2-1 4位加法器的设计图2-2 4位加法器的顶层结构图2-3 一位全加器的逻辑结构图2-4 一位半加器的逻辑结构自上而下的设计思想是先进行顶层电路结构的划分，在完成底层电路功能的设计。

4位全加器的的设计首先确定顶层结构的划分，由一个一位半加器和3个一位的全加器组成，而一位的全加器由两个一位的半加器和一个或门构成。

具体的设计过程可以参照教材p45-75三、实验报告根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验三 2位十进制数字位移测量仪设计一、实验目的1、熟悉和掌握用QUARTUS Ⅱ的原理图输入方法设计较复杂电路的方法。

2、熟悉使用宏功能模块的设计方法。

3、巩固自上而下的设计方法，掌握用EDA软件进行电子线路设计的详细流程。

二、实验原理：本次实验将通过一个2位十进制数字位移测量仪的设计来掌握使用宏模块设计较复杂系统的具体方法。

图3-1位移测量原理2位十进制数字位移测量仪可以测量滚轮的直线位移，原理如图3-1所示。

当滚轮滚动时，光电传感器会产生脉冲信号“distance pulse”。

当滚轮朝正方向滚动时，轴上的转向传感器输出“direction”信号为“0”；当滚轮逆向滚动时，“direction”信号为“1”。

当“direction”信号为“0”时，对“distance pulse”进行加法计数；当“direction”信号为“1”时，对“distance pulse”信号进行减法计数，得到的计数值即为滚轮滚过的位移。

2位十进制数字位移测量仪需要实现以下功能：(1) 在“direction”信号的控制下，对“distance pulse”脉冲进行加法计数或减法计数；(2) 可实时显示2位十进制计数值；(3) 可对计数值手动清零；(4) 可锁定计数值。

要求采用自顶向下的方法进行设计，先完成顶层模块的划分，然后再实现底层模块功能。

三、实验内容和步骤1．顶层设计分析系统所要实现的功能，系统共有4个输入引脚，两路7段数码显示管驱动信号输出。

图3-2 系统的顶层结构设计2．计数部分设计该实验中采用2个带进位的双向十进制脉冲计数模块串联，实现2位十进制计数功能，其中的每块计数模块要求既可进行加法计数也可进行减法计数，并且能输出进位信号。

图3-3dis_counter 模块的底层结构设计图3-4 BCD_counter 模块的底层电路设计3．显示译码部分设计为实现实时同步显示数字，显示译码部分采用BCD 码-7段译码器宏模块74247。

图3-5 dis_coder 模块的底层电路设计四、实验报告根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验四基于LPM_ROM的九九乘法器的设计一、实验目的1、进一步掌握用QUARTUS Ⅱ的原理图输入方法设计方法。

2、熟悉使用参数化宏功能模块的设计方法。

3、掌握参数化ROM的设计及初始化文件的建立方法二、实验原理：存储器是数字系统的重要组成部分，数据处理单元的处理结果需要存储，许多处理单元的初始化数据也需要存放在存储器中。

存储器还可以完成一些特殊的功能，如多路复用、速率变换、数值计算、脉冲成形、特殊序列产生以及数字频率合成等。

该实验是通过一个使用参数化ROM设计查表式的九九乘法器来掌握参数化宏模块的设计方法。

九九乘法器的输入为两个4位BCD码，输出为8位BCD码。

为提高运算速度和系统的稳定性，采用对高速ROM查表的方法，实现BCD码的乘法运算，即将输入的两个4位的BCD码作为地址，其乘积作为该地址下的数据，通过输入的乘数和被乘数查找对应的乘法表，获得乘法结果输出。

三、实验内容和步骤1．顶层设计图4-1 系统的顶层结构设计2．建立初始化文件图4-2 ROM内的数值表3. 为了便于观察九九乘法器的结果，可以用四个数码管分别显示乘数、被乘数和相乘的结果。

四、实验报告根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验五 4位二进制加法器的VHDL设计一、实验目的1、掌握QuartusII的文本输入方式的设计过程。

2、理解VHDL语言的结构级描述方法。

3、掌握元件例化语句的设计方法。

二、实验原理多位的加法器由多个全加器和一个半加器构成。

全加器可以用两个半加器构成。

在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。

三、实验内容及步骤：在QUARTUS Ⅱ上对下列程序进行编辑、编译、综合、适配、仿真，说明程序中各语句的作用，详细描述其功能特点，给出时序仿真波形。

1、一位半加器有2个二进制1位的输入端a和b以及1位和的输出端s和1位进位的输出端co。

用VHDL描述的一位半加器的程序。

LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY half_adder ISPORT (a，b：IN STD_LOGIC；)s，co：OUT STD_LOGIC)；END half_adder；ARCHITECTURE stru OF half_adder ISSIGNAL c，d：STD_LOGIC；BEGINc <=a OR b；d <=a NAND b；co <=NOT d；s<=c AND d；END stru；2、一位全加器有3个二进制1位的输入端a、b和ci以及1位和的输出端s和1位进位的输出端co。

用VHDL描述的一位全加器的程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY full_adder ISPORT (a，b，ci：IN STD_LOGIC；s，co：OUT STD_LOGIC)；END full_adder；ARCHITECTURE stru OF funadder ISCOMPONENT half_adderPORT(a，b：IN STD_LOGIC；s，co：OUT STD_LOGIC)；END COMPONENT；SIGNAL u0_co，u0_s，u1_co：STD_LOGIC；BEGINu0：half_adder PORT MAP(a，b，u0_s，u0_co)；u1：half_adder PORT MAP(u0_s，ci，s，u1_co)；co<=u0_co or u1_co；END stru；3、用VHDL描述的一个4位加法器的程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY adder _4 ISPORT (a,b：IN STD_LOGIC_VECTOR(3 DOWNTO 0);s：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；co：OUT STD_LOGIC)；END adder_4；ARCHITECTURE stru OF adder_4 ISCOMPONENT half_adderPORT(a，b：IN STD_LOGIC；s，co：OUT STD_LOGIC)；END COMPONENT；COMPONENT full_adderPORT(a，b，ci：IN STD_LOGIC；s，co：OUT STD_LOGIC)；END COMPONENT；SIGNAL u0_co，u1_co，u2_co：STD_LOGIC；BEGINu0：half_adder PORT MAP(a(0), b(0), s(0), u0_co)；u1：full_adder PORT MAP (a(1), b(1), u0_co, s(1), u1_co)；u2：full_adder PORT MAP (a(2), b(2), u1_co, s(2), u2_co)；u3：full_adder PORT MAP (a(3), b(3), u2_co, s(3), co)；END stru；四、实验报告根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。