EDA实验指导书new_Quartus2
EDA实验指导书_2
EDA 技术与VHDL实验指导书通信实验室编制2012年9月实验一组合电路的设计 (3)实验二时序电路的设计.................................错误!未定义书签。
实验三8位全加器的设计................................错误!未定义书签。
实验四含异步清零和同步时钟使能的加法计数器的设计错误!未定义书签。
实验五十六进制七段数码显示译码器设计.错误!未定义书签。
实验六数控分频器的设计.............................错误!未定义书签。
实验七序列检测器的设计.............................错误!未定义书签。
实训一组合电路的设计一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程, 学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验内容1: 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤, 给出仿真波形。
最后在实验系统上进行硬件测试, 验证本项设计的功能。
2：将此多路选择器看成是一个元件mux21a, 利用元件例化语句描述一个双2选1多路选择器, 并将此文件放在同一目录中。
三、实验仪器ZY11EDA13BE型实验箱通用编程模块, 配置模块, 开关按键模块, LED显示模块。
四、实验原理1.2选1多路选择器的VHDL源代码ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;下图为本例2选1多路选择器的仿真图形2.双2选1多路选择器以下是部分参考程序:...COMPONENT MUX21APORT ( a, b, s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2, b=>a3, s=>s0, y=>tmp);u2 : MUX21A PORT MAP(a=>a1, b=>tmp, s=>s1, y=>outy);END ARCHITECTURE BHV ;五、实验报告:根据以上的实验内容写出实验报告, 包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
quartus ii实验报告
quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。
本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。
一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。
Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。
此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。
二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。
用户可以根据自己的习惯和需求选择适合的方式进行设计。
图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。
2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。
设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。
3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。
仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。
4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。
综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。
5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。
布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。
6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。
实验一 EDA开发环境Quartus2使用练习
实验一 EDA开发环境Quartus2使用练习一、实验目的1、学习并掌握EDA开发工具Quartus2窗口界面2、学习并掌握EDA开发工具Quartus2开发流程3、练习并掌握EDA开发工具Quartus2使用方法二、实验内容1、Quartus2窗口界面图1 Quartus2的初始窗口界面Quartus2具有图形、文本等多种设计输入方式，设计输入文件形式多样：图2 Quartus2的设计输入文件类型2、Quartus2开发流程（1）建立新项目（2）选择目标器件（3）设计综合编译（4）时序波形仿真支持多种仿真方式选择矢量波形文件加入信号节点保存仿真文件输出仿真波形3、Quartus2使用练习（1）4位全加器设计VHDL设计输入参考程序：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;ENTITY add_arith_4 ISPORT (A, B : IN std_logic_vector(3 downto 0);cin : IN std_logic;S : OUT std_logic_vector(3 downto 0);cout : OUT std_logic);END add_arith_4;ARCHITECTURE behave OF add_arith_4 IS beginprocess(a,b,cin)variable a_v,b_v: integer range 0 to 15;variable s_v: integer range 0 to 31;variable cin_v: integer range 0 to 1;beginif (cin='1') thencin_v:=1;elsecin_v:=0;end if;a_v:=conv_integer(a);b_v:=conv_integer(b);s_v:=a_v+b_v+cin_v;if (s_v>=16) thens_v:=s_v-16;cout<='1';elsecout<='0';end if;s<=conv_std_logic_vector(s_v,4);end process;END behave;（2）修改下列VHDL程序中的语法错误，编译通过后进行仿真，分析并说明该程序的功能。
实验一 Quartus II使用
实验一Quartus II工具使用一、实验目的1.掌握Quartus II的开发界面和开发流程；2.掌握用原理图方法进行电路设计；3.经过比较了解利用verilog语言进行电路设计的优点；4.学会对设计电路进行波形功能仿真。
二、实验设备1.安装Quartus II软件的计算机2.SmartEDA实验箱三、实验内容1.打开Quartus II工作环境，如图1所示。
图1 打开Quartus II工作环境2.新建一个Quartus工程，在File菜单中选择New Project Wizard帮助新建工程。
打开Wizard之后，界面如图2所示。
点击Next，输入工程工作路径、工程文件名以及顶层实体名。
注意：这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层模块名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然用户也可以根据需要输入不同的实体名。
工作路径：E:\yourname\decode_38 //yourname用个人姓名全拼替换工程文件名：decode_38顶层实体名：decode_38输入结束后如图3所示。
输入结束后点击Next。
图2 New Project Wizard界面图3 输入设计工程信息3.添加设计文件，界面如图4所示。
如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件；如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。
图4 添加设计文件4.选择设计所用器件。
由于本次实验使用SmartEDA实验箱，用户必须选择与SmartEDA实验箱相对应的FPGA器件型号。
观察实验箱上蓝色核心板上最大的芯片，可知选用的芯片为Cyclone系列的型号为EP1C6Q240C8的器件。
图5 选择相应器件如图5所示，在Family菜单中选择Cyclone。
在Target device选项框中选择Specific device selected in ‘Available devices’ list。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
可编程逻辑器件及应用实验指导书(quartus2)
Y1 0 0 1 0 0 0 0 0 0 1 0 Y2 0 1 0 0 0 0 0 0 1 0 0 Y3 0 1 1 0 0 0 0 1 0 0 0 Y4 1 0 0 0 0 0 1 0 0 0 0 Y5 1 0 1 0 0 1 0 0 0 0 0 Y6 1 1 0 0 1 0 0 0 0 0 0 Y7 1 1 1 1 0 0 0 0 0 0 0
Quartus II 中提供了时序仿真，虽然不一定能完全仿真实际情况，但是能够对一些可以预 见的问题进行仿真，所以进行时序仿真在 EDA 设计中时序仿真比不可少。
（1）编译与仿真选择 ○1 选择 Quartus II\ Processing 菜单，进入编译功能。 ○2 点击主菜单“Processing”,“Start Compilation”，如下图 1-27。
3-8 译码器作用是什么？原理图实现方式的流程是什么？
实验二用原理图设计方法设计一个触发器
色导线接地。
4．示波器用于观察可编程逻辑器件执行程序时输出信号的变化。
四、实验原理说明
3 线-8 线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。
输出信号 D7～D0 的表达式
功能表
输入
输出
C B A D7 D6 D5 D4 D3 D2 D1 D0
Y0 0 0 0 0 0 0 0 0 0 0 1
○5 点击 启动仿真，得到仿真波形，波形如图 1-30。
8、引脚分配
图 1-30
在完成编译和仿真后，需要对引脚进行配置，这是对下一步下载程序所做的最后准备。
（1）点击 Assignments 选择 Pins 进行引脚分配，（Quartus II 中快捷按钮为 ）如 图 1-31 所示
EDA实验指导书quartus
河北科技师范学院机电工程学院电子设计自动化（EDA）实验指导书选用教材：《EDA技术实用教程》第三版潘松、黄继业编著电子信息实验室杜殿会2012.4.3《电子设计自动化（EDA）》课程实验指导书使用说明《电子设计自动化（EDA）》实验指导书适用于电子信息工程本科专业和应用电子技术专科专业，共有验证型实验 0 个、综合型实验 0 个、设计型实验 9 个。
其中电子信息工程本科专业实验 18 学时，实验/理论学时比为 18/36 ，包括简单组合电路的设计、加法计数器的设计及显示、用原理图输入法设计8位全加器和 8位十六进制频率计设计等 9 个实验项目。
……。
本实验现有主要实验设备 12 台（套），每轮实验安排学生 24 人，每组 2 人，每轮实验需要安排实验指导教师 2 人。
其他需要说明的内容……实验指导书执笔人：杜殿会实验指导书审核人：目录一、 EDA实验系统主板与芯片管脚对应关系 (3)二、Quartus II软件使用过程操作及实验注意事项： (3)实验一 1位全加器的设计 (6)实验二 8位全加器设计 (9)实验三加法计数器及译码电路设计 0实验四数码管扫描驱动显示电路设计 (3)实验五正弦信号发生器设计 (6)实验六自动售货机程序设计 (9)实验七数字时钟设计 (11)实验八键盘扫描显示电路设计实验九 8位十进制频率计设计 (23)附录：EDA技术实验开发系统ZY11EDA13BE实验箱简介 (30)EDA实验指导书一、EDA实验系统主板与芯片管脚对应关系1、主板系统I/O分配：器件种类为ACEX1K，FPGA芯片型号为EP1K30QC208-2。
2、时钟输入：表2 时钟输入对应芯片引脚号3、模式选择开关拨码开关使用说明：1脚：ON表示数码管SM1-SM8有效，否则无效；2脚：ON表示发光二极管LED1-LED8有效，否则无效；3脚：ON表示发光二极管LED9-LED16有效，否则无效；4脚：ON表示拨位和微动开关KD1/K1-KD8/K8有效，否则无效；5脚：ON表示拨位和微动开关KD9/K9-KD16/K16有效，否则无效；6脚：ON表示AD转换有效，否则无效；7脚：ON表示DA 转换有效，否则无效；8脚：ON表示开关指示灯KL1-KL16有效，否则无效。
EDA实验指导书全
实验一Quartus II开发环境入门一、实验目的1、了解QuartusII软件及基本操作2、熟悉图形编辑器Block Builder/Schematic File的设计输入3、掌握电路的编译和适配4、掌握电路仿真与时序分析5、熟悉3/8线译码器工作原理和五人表决器设计二、实验原理1、以3/8线译码器为例，总体思路以EP1C3中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七个彩灯上显示。
2、三、实验步骤主要仪器和设备：计算机，EDA实验箱。
步骤一：1、建立工程，设计输入。
选择菜单“File”→“New Preject Wizard”将设计文件加入工程中：点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有VHDL文件加入进此工程(如果有的话)。
Cyclone系列的EP1C3T144C8按下“Next”后，出现仿真工具选择对话框。
不作任何选择。
4、完成设置点击“Next”后，完成工程的设定，点击“finish”。
步骤二：1、选择File/New或点击主菜单中的空白图标，进入新建程序文件状态，选择VHDL file 。
VHDL程序文件的扩展名是：* .vhd程序代码：-- A simple 3 to 8 decoderlibrary ieee;use ieee.std_logic_1164.all;entity decoder isport ( inp: in std_logic_vector(2 downto 0);outp: out std_logic_vector(7 downto 0)); end decoder;architecture behave of decoder isbeginoutp(0) <= '1' when inp = "000" else '0';outp(1) <= '1' when inp = "001" else '0';outp(2) <= '1' when inp = "010" else '0';outp(3) <= '1' when inp = "011" else '0';outp(4) <= '1' when inp = "100" else '0';outp(5) <= '1' when inp = "101" else '0';outp(6) <= '1' when inp = "110" else '0';outp(7) <= '1' when inp = "111" else '0';end behave;步骤三：1、选择菜单“File”→“New ” →“ Schematic File”，即弹出原理图编辑框。
《EDA技术》实验指导书
EDA技术实验指导书适用于电子信息工程专业QUARTUS II 8.1软件的使用一、实验目的与要求：1、练习使用QUARTUS II 8.1软件，掌握利用该软件进行简单EDA设计的基本流程；2、完成一个通过拨码开关控制发光二极管亮灭的应用，实验结束后可独立完成思考题。
二、实验环境与器材：1、微机（已安装授权的QUARTUS II 8.1软件）2、EDA/SOPC实验开发系统3、USB Blaster下载线一根三、背景知识与操作流程：QUARTUS II是ALTERA公司推出的EDA开发工具，其前身为MAX PLUS II，目前实验室安装的版本为8.1，利用该软件可进行对可编程逻辑器件的分析、综合、下载等设计。
EDA/SOPC实验开发系统是由北京百科公司生产的一套EDA实验系统，其核心芯片采用ALTERA公司的CYCLONE系列FPGA产品EP1C6Q240C8，同时配备了丰富的外部接口资源，可供学生进行EDA设计实验。
启动QUARTUS后的界面如图1所示，首先需要创建一个工程，具体操作过程如下：图1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图2。
图2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图4所示，点击“是”按钮创建新目录，系统显示如图5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图8，在窗口左侧显示出设备型号和该工程的基本信息等。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
EDA实验报告一(QuartusII软件的使用)
实验一：QuartusII软件的使用一、实验目的1、了解和学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握D触发器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码： library ieee;Use ieee.std_logic_1164.all;entity men isport(a,b:in std_logic;c:out std_logic);end men;architecture rt1 of men isbeginc<=a AND b;end rt1;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
点击projet->Set as Top-level EntityCtrl+Shift+J接下来进行编译，点击processing->Start Compilation ，见下图5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图：然后选择菜单“View”→“Utility”→“Node Finder”出现如下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边的“Node Found”框中出现本设计项目中所有端口引脚列表，从端口列表中选择所需要的，并逐个拖到波形编辑器窗口中。
青岛科技大学EDA实验指导书
电子电路EDA (实验指导书)闫春娟目录1 QUARTUS II应用指导 (1)1.1基本设计流程 (1)1.1.1 建立工作库文件夹和编辑设计文件 (1)1.1.2 创建工程 (1)1.1.3 编译前设置 (1)1.1.4 全程编译 (2)1.1.5 时序仿真 (2)1.1.6 应用RTL电路图观察器 (2)1.2引脚设置和下载 (2)1.2.1 引脚锁定 (2)1.2.2 配置文件下载 (3)1.3原理图输入设计方法 (3)与文本类似，仅设计输入所采用的编辑器不同。
(3)2 CPLD实验系统简介 (4)2.1“CPLD实验系统”示意图 (4)2.2接口逻辑简述 (5)2.3实验步骤 (5)3设计实践 (6)实验一组合电路的设计 (7)实验二计数器的设计 (8)实验三数控分频器与电子音乐 (9)实验四流水灯控制器的设计 (12)实验五24秒倒计时定时器 (14)1 Quartus II应用指导1.1 基本设计流程1.1.1 建立工作库文件夹和编辑设计文件(1) 新建一个文件夹。
利用Windows资源管理器，新建一个文件夹。
注意：文件夹名不能用中文，也不要全用数字。
(2) 输入源程序。
在文本编辑窗中输入代码。
(3) 文件存盘。
保存在建立的文件夹中，存盘文件名应该与实体名一致。
1.1.2 创建工程(1) 打开建立新工程管理窗口。
找到创建的文件夹，创建工程。
工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名(2) 将设计文件加入工程中。
工程文件加入的方法有两种：第一种是单击Add All按钮，将设定的工程目录中的所有HDL文件加入到工程文件栏中；第二种方法是单击“Add …”按钮，从工程目录中选出相关的HDL文件。
(3) 选择仿真器和综合器类型。
如果都选为默认的“NONE”，表示都选Quartus II中自带的仿真器和综合器。
(4) 选择目标芯片。
实验中使用的具体芯片是EPM7128SLC84-15(图2-4)。
电子系EDA技术QuartusⅡ实验讲义
module decoder(y,en,a) ;
output [7:0] y ;
input en ;
input [2:0] a;
reg[7:0] y ;
always @ (en or a) // EN和A是敏感信号
if(!en) //如果使能信号为低，无效
y = 8'b1111_1111 ;
图g创建工程向导(五)
2、文本设计输入
打开文本编辑器
我们首先在创建好一个设计工程以后，通过选择“File”|“New”命令，在弹出的新建设计文件选择窗口中，选择“Device Design Files”标签页下的Verilog HDL File然后单击“OK”按钮，将会打开一个文本编辑器窗口
【实验1】简单组合电路的设计(半加器、全加器)
3'b101 : y = 8'b1101_1111 ;
3'b110 : y = 8'b1011_1111 ;
3'b111 : y = 8'b0111_1111 ;
default : y = 8'bx ; //否则为不确定信号
endcase
endmodule
（2）：仿照译码器程序，实现一个8 – 3线编码器
EDA技术指导书
惠为君
盐城工学院信息学院
实验是使用Altera公司的QuartusⅡ工具软件，完成对设计电路的Verilog HDL源程序的编辑、编译、仿真、引脚锁定和编程下载等操作，下载目标芯片选择Altera公司的MAX7000S系列的EPM7128SLC84-15器件，并用杭州康芯电子有限公司研制生产的GW48EDA开发实验平台，实现对设计结果的硬件验证。
可编程逻辑器件与应用实验指导书(quartus2)
可编程逻辑器件应用实验指导书电子科学与技术专业组目录实验一用原理图法设计一个3－8译码器组合电路 (22)实验二用原理图设计方法设计一个触发器 (2020)实验三、用VHDL语言设计7段数码管控制接口 (2323)实验四、用VHDL语言和原理图设计方法混合设计一个全加器 (2929)实验五、用VHDL语言和原理图设计方法混合设计一个简易时钟电路错误!未定义书签。
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实验六、用VHDL语言和原理图设计方法混合设计一个计数译码显示电路错误!未定义书签。
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实验七用VHDL语言和原理图设计方法混合设计一个点阵控制接口电路错误!未定义书签。
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实验八、利用可编程逻辑器件设计一个ROM ..................... 错误!未定义书签。
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实验九、利用可编程逻辑器件设计一个FIFO .................... 错误!未定义书签。
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实验十、利用可编程逻辑器件设计一个步进电机控制接口电路 .... 错误!未定义书签。
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实验十一、利用可编程逻辑器件设计一个D/A控制接口电路 ...... 错误!未定义书签。
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实验十二、利用可编程逻辑器件设计一个A/D控制接口电路 ...... 错误!未定义书签。
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实验一用原理图法设计一个3－8译码器组合电路一、实验目的1.通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解可编程器件设计的全过程。
二、实验器材1.台式计算机 1台。
2.可编程逻辑逻辑器件实验软件1套。
3.下载电缆一套。
4.示波器一台。
三、实验说明1．台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载的平台，供用户使用。
2．可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。
EDA-Quartus II新实验指导书
实验的基本步骤本实验指导书的所有实验基于EDA实验台进行。
采用软件为Quartus II ,硬件芯片为ALTERA 的Cyclone II 系列FPGA芯片EP2C8Q208C8。
使用本EDA实验台进行数字逻辑实验，不需要进行手工接线。
实验工作分3步进行：1：在PC机上，基于Quartus II软件进行原理图（逻辑图）的设计，设计完成后，需要经过引脚锁定、编译下载到EDA实验台上的FPGA芯片中。
下载完成后，即在FPGA 芯片中形成物理的逻辑电路。
此步工作相当于传统实验的基于物理器件的接线操作。
2:在PC机上仿真，验证逻辑的正确性3：下载到板子上，进行物理验证（需要安装USB Blaster线缆驱动,具体安装方法自行上网查找）。
此过程可以用万用表、LED指示灯、七段码等验证实验的正确性。
实验的注意事项1：Quartus II的工程名和顶层实体名字必须为英文，且实体名字必须和VHDL代码的实体名字严格一致。
存储路径最好不要含中文和空格。
2：Quartus II的设计中所有的命名中，名字不要有空格。
3：Quartus II的原理图方式设计中放置“input”“ouput”引脚符号时，引脚符号的虚线框和原件的虚线框要刚好对上，以保证连接上，虚线框分开和部分重叠都不能正确连接。
4：所用到的时钟信号必须锁定到28脚，具体原理参考“实验用到的资源和原理”部分。
实验报告格式和内容书写实验报告，语言要简练，书写端正、作图正规。
按照如下格式和内容书写。
注意：试验5为综合性实验，其格式和实验1到4不同，同时其需要有封面并装订成册。
一般实验（实验1――4）项目名称一、实验目的及要求二、实验仪器设备三、实验内容、结果四、实验总结包括实验中遇到的问题，如何解决遇到的问题；实验后的认识和感悟等。
综合性实验（实验6）项目名称一、实验内容二、实验目的及要求三、实验仪器设备四、实验结果五、实验总结实验用到的资源和原理需要的资源：1：逻辑开关2：发光二极管指示灯3：20M时钟数字逻辑实验需要用到的输入为逻辑0、1，由逻辑开关提供，实验板提供了5个逻辑开关，为KEY_OK，KEY_UP，KEY_DOWN，KEY_LEFT，KEY_RIGHT,和FPGA的连接关系如下表1－1。
EDA实验指导书
实验一QuartusII软件和实验箱控制软件EDA2000使用流程[实验目的]1.掌握CPLD/FPGA的开发软件QuartusII的操作流程；2.掌握实验箱控制软件EDA2000的使用，熟悉EDA2000的实验箱结构。
[实验仪器]PC机1台QuartusII 软件1套EDA2000实验箱一个，并行电缆、串行电缆各一根。
[实验步骤]QuartusII软件使用世界各大FPGA／CPLD生产商都有自己的EDA开发环境，也有专业的第三方EDA软件。
ALTERA公司的QuartusII是Altera公司的第四代EDA集成开发环境，它操作方便、功能强大，提供了原理图输入和HDL语言输入功能，在环境中可以完成编译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对FPGA／CPLD芯片编程以及SOPC的设计开发等功能。
下面以V erilog HDL语言输入设计为例，一步一步描述在QuartusII开发环境中如何完成FPGA／CPLD开发的设计流程。
本实验中利用V erilogHDL在FPGA里面设计一个与门，请同学们按照以下步骤操作：a)在e盘新建一个目录e:\fpga\experiment1,用于存放本次实验中的设计文件。
b)按图1-1操作打开QuartusII 7.2软件图1-1c)界面如下图1-2d)点击菜单File–〉New Project Wizard出现如下图，点击Next图1-3e) 在出现的对话框中按下图设置：f)点击Next ，出现如下对话框，本对话框要求加入文件到项目中，由于是新建项目，还没有设计文件，故空着，点击Next 。
项目顶层文件名称，通常与项目名称一致g)选择选择器件：这里的器件就是指每个设计所使用的FPGA或CPLD芯片，ALTERA公司具有代表性的FPGA为FLEX 10K系列的EPFl0K10LC84-4。
具有代表性的CPLD为MAX7000S系列的EPM7128SLC84-15。
《EDA技术及应用》QuartusII 原理图设计实验
《EDA技术及应用》QuartusII 原理图设计实验
课程名称： EDA技术及应用实验类型：设计性
实验项目名称： QuartusII 原理图设计
一、实验目的和要求
1.学习EDA集成工具软件Quartus II的使用；
2.2. 熟悉基于PLD的EDA设计流程；
3.3. 学会使用原理图设计半加器、全加器电路；
4.4. 掌握对设计进行综合、仿真、指定引脚和配置下载的方法。
二、实验内容和原理
三、实验步骤及结果
半加器原理图及编译结果半加器波形
半加器原理图及编译结果
全加器波形
四、讨论和心得
在这次实验中，要求使用原理图设计半加器、全加器电路，建立原理图，在图中加入输入、输出、与门、异或门等来搭建电路是实现半加器、全加器的功能。
通过这次实验，让我学会了如何使用原理图来设计半加器和全加器，如何生成半加器的原理图符号，并在全加器的原理图中使用，同时创建波形图，来进行功能仿真和时序仿真，观察波形来看是否正确。
EDA实验集成开发平台Quartus_II操作基础
• 全编译的过程包括分析与综合（Analysis & Synthesis）、适配
（Fitter）、编程（Assembler）、时序分析(Classical Timing Analysis)这4个环节，而这4个环节各自对应相应的菜单命令，可以单 独分步执行，也就是分步编译。 合结果 。
1）原理图输入方式（√） 2）文本输入方式，如VHDL （√） 、Verilog HDL 3）AHDL输入方式、 4）模块输入方式以及 5）第三方EDA工具产生的文件以及混合使用以上几种设 计输入方法进行设计 VHDL文本输入方式较简单，此处不做介绍，参考软件HELP 本章主要介绍原理图输入法 原理图输入法也称为图形编辑输入法，用QuartusⅡ原 理图输入设计法进行数字系统设计时，不需要任何硬件描 述语言的知识，在具有数字逻辑电路基本知识的基础上， 利用QuartusⅡ软件提供的EDA平台设计数字电路或系统。
•
•
2、 QuartusⅡ软件的用户界面（续2）
• 工程工作区
当QuartusⅡ实现不同的功能时，此区域将打开对应 的操作窗口，显示不同的内容，进行不同的操作，如器件 设置、定时约束设置、编译报告等均显示在此窗口中。
• 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。
• 信息显示窗口
该窗口主要显示模块综合、布局布线过程中的信息， 如编译中出现的警告、错误等，同时给出警告和错误的具 体原因。
3.2 编译设计文件（续3）
5、RTL阅读器：在设计的调试和优化过程中，可以使 用RTL阅读器观察设计电路的综合结果，同时也可以观察 源设计如何被翻译成逻辑门、原语等 。 RTL阅读器是观察和确定源设计是否实现了设计要求 的理想工具。 执行仿真验证设计功能之前使用RTL阅读器查找设计 中的问题，可以在设计早期发现问题，为后期的验证工作 节省时间。 当设计通过编译后，选择QuartusⅡ主窗口Tools菜单 下Netlist Viewers\RTL Viewer命令，弹出RTL阅读器窗口
EDA大作业_Quartus II_简易计算器_实验报告
实验报告——简易计算器目录：一、实验目的 (1)二、实验任务 (1)三、电路设计及仿真 (2)1. 结构设计图示如下： (2)2. 设计描述 (2)3. 一位全加器： (2)4. 四位全加器： (2)5. 补码器 (3)6. 四位加减器 (4)7. 八位全加器 (5)8. 乘法器 (5)9. 整体电路： (6)四、实验总结 (7)1. 实验收获： (8)2. 实验中出现的问题及解决： (8)一、实验目的1. 学习面向可编程器件（FPGA）的简单数字系统的设计流程。
2. 熟练掌握EDA设计软件Quartus II的原理图输入方式和层次化设计模式。
3. 熟悉实验装置——实验箱。
二、实验任务1. 设计1位全加器，并将其封装成1位全加器模块，仿真验证运算结果；2. 设计4位加/减运算器。
用封装好的1位全加器模块组成成4位加/减运算器。
仿真验证运算结果；3. 以全加器为基础设计一个4位乘法器并封装成乘法器模块，输出显示乘积和正负数标志。
仿真验证运算结果；4. 使用已生成的器件模块为基础设计一个简易计算器，根据控制端的状态，完成加、减、乘法运算，用十进制显示运算结果；用发光二极管显示负数标志。
仿真验证运算结果；即实现如下设计：三、电路设计及仿真1.结构设计图示如下：2.设计描述①利用门电路组合成1位全加器，封装；②调用1位全加器组合4位全加器和4位补码全加器（实现补码和相加），分别封装；③利用门电路实现补码器，封装；（可改进——使用4位全加器实现，见下）；④调用4位补码全加器和补码器实现4位加减器；⑤调用4位全加器实现8位全加器，封装；⑥调用8位全加器实现乘法器；⑦译码（二进制码——BCD码）；⑧组合4位加减器和乘法器成简易计算器；3.一位全加器：①利用门电路组合而成4位全加器；电路图如下：②将其封装成1位全加器模块。
4.四位全加器：①利用1位全加器模块搭建4位补码全加器（实现补码后相加），电路如下：② 将其封装成4位补码全加器模块。
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EDA技术实验手册及程序代码物理与信息项目学院学号：111000228姓名：汪艺彬注意事项1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充指导而编制。
2、实验中涉及的QuartusⅡ软件的使用请参考《EDA技术实用教程》中有关章节。
手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。
4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习。
5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件）一起，作为实验报告上交。
6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入总成绩。
实验一利用原理图输入法设计4位全加器一、实验目的：熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。
二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。
三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。
2.设计1位全加器原理图设计的原理图如下所示3.利用层次化原理图方法设计4位全加器<1）生成新的空白原理图，作为4位全加器设计输入<2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示4、设计一个超前进位4位全加器以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。
通过对进位位进行超前运算，可以缩短这部分的延时。
在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示5、完成设计流程<1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排除错误，生成最终配置文件。
<2）对结果进行时序仿真，观察设计的正确性<注意观察时序仿真波形中引入的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结果。
四、思考题1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有什么不同？请试着用另外一个库重复以上的设计内容。
2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8>分析两种进位结构的4位全加器的时序，给出数据对比，说明两者之间的性能差异。
VHDL语句构建半加器lib_adder1、File—>Create/Update->symbol files 把之前的半加器分装成节点2、New->block文件->画原理图右键Insert->symbol 在project目录下有生成的加点直接添加后连线3、根据原理图画好全加器后封装 lib_fadder4、新建lib_4adder项目画图->assignment->Pins 设置对应设置实验设备中的引脚->也可以New->wave 来仿真波形->最后下载 startprogrammer 方框打钩实验二简单组合电路的设计一、实验目的：熟悉QuartusⅡ境下以VHDL作为输入的设计全过程。
学习简单组合电路的设计、多层次电路设计、仿真和实际硬件电路测试的方法。
二、实验原理VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE>,本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusⅡ环境和实验电路进行硬件测试。
三、实验内容：根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。
设计完成后，利用QuartusⅡ集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。
2）用VHDL语言设计一个四选一数据选择器电路。
要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。
3）硬件测试<选用器件 EPF10K10 Pin84）管脚锁定：四选一数据选择器 a1 PIO23 30 SW1a0 PIO24 35 SW2d3 PIO27 38 SW5d2 PIO28 39 SW6d1 PIO29 47 SW7d0 PIO30 42 SW8yout 29 LED12四、思考题如果不使用元件例化语句，而是直接设计四选一数据选择器mux41，应如何用VHDL进行描述？答：定义两个控制信号：a0、a1，然后用CASE语句进行对a0、a1信号进行判断并赋相应的值。
实验三简单时序电路的设计一、实验目的：掌握QuartusⅡ环境下以VHDL作为输入的整个设计过程，学习简单时序电路的设计、仿真和硬件测试方法。
二、实验原理时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90％以上。
触发器是时序电路的基本单元，本实验中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。
三、实验内容1）设计一个上升沿触发的D触发器输入：D输出：Q触发时钟：CLK2）设计同步/异步清零D触发器触发器有两种清零方式：同步——当触发沿到来时，若清零信号有效，则实现清零；异步——任何时候清零信号一旦有效，触发器马上清零，而不论触发沿是否到来。
在以上设计的D触发器基础上，加入清零端rst，分别实现同步和异步清零方式。
3）设计一个高电平有效的锁存器输入：D输出：Q触发：E电平触发的锁存器与沿触发的触发器不同之处在于当触发端处于有效电平时，输出等于输出，随输入变化；触发端无效时输出保持不变。
4）在QuartusⅡ环境下对以上设计的模块进行编译，记录时序分析数据和仿真波形，并在实验电路上进行硬件测试。
管脚锁定： D PIO23 30 SW1CLK CLK1 1频率源<35 SW2）Q PIO19 29 LED125）请分析和比较1）和3）的仿真和实测结果，说明两者之间的异同点。
\上升沿D触发器同步清零D触发器异步清零D触发器高电平有效锁存器比较<1）、<3）结果：从仿真波形得出，在上升沿D触发当中只有当触发信号的上升沿到来时，才会发生值的传递，即输出等于输入；而在高电平锁存器当中，只要触发信号处于高电平，输出就会随着输入的跳变而改变。
实验四异步清零和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真和实际硬件电路测试方法；进一步练习用VHDL语言设计数字逻辑电路。
二、实验原理下面给出的是本实验中所要设计的计数器的结构框图，由4位带异步清零的加法计数器和一个4位锁存器组成。
其中，rst是异步清零信号，高电平有效；clk是计数时钟；ENA为计数器输出使能控制。
当ENA为‘1’时，加法计数器的计数值通过锁存器输出；当ENA为‘0’时锁存器输出为高阻态。
三、实验内容1）用VHDL语言完成上述计数器的行为级设计。
可以采用分层描述的方式，分别设计计数器和输出锁存器模块，然后将两个模块组合成一个顶层模块。
注意输出锁存器输出高阻时的描述的方式。
2）用QuartusⅡ对上述设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。
仿真波形：3）通过QuartusⅡ集成环境，将设计下载到实验电路上进行硬件测试。
引脚锁定：clk: clk1 1 clk1rst: PIO24 35 SW2ena: PIO23 30 SW1计数输出outy(3> PIO19 29 LED12outy(2> PIO20 28 LED11outy(1> PIO21 27 LED10outy(0> PIO22 25 LED9cout PIO12 23 LED7四、思考题如果需要设计带并行预置初始值的计数器，用VHDL应如何描述？答：只要在输入端多定义一个4位的标准逻辑位矢量A[3]，然后把A的值赋给程序中的节点信号：Q1。
实验五七段数码显示译码器设计一、实验目的：学习7段数码显示译码器的设计和利用VHDL语言进行层次化电路设计的方法。
二、实验原理：七段数码管由8个<a,b,c,d,e,f,g,dp）按照一定位置排列的发光二极管构成，通常采取共阴极或者共阳极的设计，将8个二极管的同一极接在一起，通过分别控制另外的8个电极的电平，使二极管导通<发光）或截止<不发光）。
七段数码显示译码器的功能就是根据需要显示的字符，输出能够控制七段数码管显示出该字符的编码。
三、实验内容用VHDL设计7段数码管显示译码电路，并在QuartusⅡ平台下对设计的译码器进行时序仿真，给出仿真的波形。
时序分析：仿真波形：2）数码管显示电路设计利用以上设计的译码器模块，设计一个可以在8个数码管上同时显示字符的电路。
快速轮流点亮8个数码管，这样就可以实现同时显示8个字符的效果<尽管实际上同一时间只有一个数码管被点亮）。
要实现以上功能，就必须按照一定时钟节拍，轮流使译码器输出所需要字符的编码；同时控制数码管的公共电极电平，轮流点亮数码管<可以使用上个实验设计的计数器，加实验板上的74ls138来实现，其中74ls138的译码输入端与FPGA的io相连，8个译码输出端分别与8个数码管的公共电极相连）。
3）用QuartusⅡ对2）中的设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。
时序分析：仿真波形：4）通过QuartusⅡ集成环境，将设计下载到实验电路上进行硬件测试。
管脚锁定： clk: clk1 1 clk1D(3>: PIO30 30 SW1D(2>: PIO24 35 SW2D(1>: PIO25 36 SW3D(0>: PIO26 37 SW4A(7>: 81 SEG dpA(6>: PIO6 11 SEG gA(5>: PIO5 10 SEG fA(4>: PIO4 9 SEG eA(3>: PIO3 8 SEG dA(2>: PIO2 7 SEG cA(1>: PIO1 6 SEG bA(0>: PIO0 5 SEG a74ls138译码输入S(2>: 80S(1>: 79S(0>: 78四、思考题尝试将74ls138的功能也用VHDL来实现，将所有逻辑功能都集成到FPGA里面，请写出其VHDL描述。
实验六数控分频器的设计一、实验目的：学习数控分频器的设计和测试方法，熟练掌握利用VHDL语言进行数字逻辑电路设计的方法。
二、实验原理：数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。