Quartus II 的bdf文件生成bsf 、v 、 vhdl文件
quartus II建立工程 verilog
参考资料：FPGA设计技巧与案例开发详解（第2版）
《FPGA设计技巧与案例开发详解（第2版）》是2015年12月电子工业出版社出版的图书，作者是 韩彬、于潇宇、张雷鸣。
内ห้องสมุดไป่ตู้介绍
FPGA初学者学习quartus II建立工程，使用verilog HDL。本例使用win7系统下安装的quartus II 13.0版本演示。
参考资料：实例讲解基于Quartus II的FPGA/CPLD数字系统设计快速入门
《实例讲解基于Quartus II的FPGA/CPLD数字系统设计快速入门》是2017年电子工业出版社出版 的图书，作者是赵艳华，温利，佟春明。
参考资料：基于Quartus II的FPGA/CPLD设计
《基于QuartusII的FPGA/CPLD设计》是2006年电子工业出版社出版的图书，作者是李洪伟。
参考资料：基于Verilog的FPGA设计基础
《基于Verilog的FPGA设计基础》是2006年西安电子科技大学出版社出版的图书，作者是杜慧敏、 李宥谋、赵全良。
参考资料：基于Verilog HDL的数字系统设计快速入门
《基于Verilog HDL的数字系统设计快速入门》是2016年电子工业出版社出版的图书，作者是高 敬鹏、武超群。
方法/步骤
进入工程，新建verilog文件，点击 “File”-->“New”-->"Verilog HDL File"-->"OK"
方法/步骤
在新建verilog HDL中输入设计文件 （硬件描述功能情况），完毕后，点 击保存（或ctrl+s），文件名为 “test.v”保存到自己需要的路径里， 选择“保存(S)”默认路径即可；
彻底掌握Quartus II——基础篇
彻底掌握Quartus II——基础篇2015-05-30下面介绍Quartus II 13.0最基础的日常使用方法，其它版本差别非常小。
如何新建工程就不说了，但是要注意，工程目录和工程名不要有中文和空格，还有，要有一个设计文件（如，.v、.vhd、.bsf文件）的名称要跟工程名一样，不然会有警告。
一、新建工程，New个设计文件，会出现下图所示。
上面那么多种文件有什么卵用？1、AHDL文件，用于编写Altera发明的AHDL语言，此语言已经被淘汰，可以不管它。
2、Block Diagram/Schematic文件，原理图文件，跟AD、PADS、Cadence等电路图设计软件的用法差不多。
3、EDIF文件，网表文件。
4、Qsys system文件，用于设计软核，Qsys前身是NIOS。
5、State Machine文件，状态机文件。
6、System Verilog文件，用于系统级验证。
7、Tcl script文件，TCL脚本文件。
8和9、常用的HDL文件（包括verilog和VHDL）10是十六进制文件，11是MIF文件，用于ROM或RAM的初始化。
12、Probe文件，用于观察FPGA内部某一信号，一般用Signaltap13、逻辑分析仪接口文件，暂时不知道有什么用。
14、VWF文件，用于调用quartus自带的仿真工具QSIM15、AHDL头文件，可以不管它。
16、原理图的Symbol文件，用于编辑原理图Symbol，跟你用电路图设计软件时，画原理图库差不多。
17、JTAG链描述文件，给一个或多个芯片下载代码时用的。
18、Synopsys约束文件，时序约束用的SDC文件。
19、txt文件。
就算quartus支持那么多种文件，但常用的没几个，一般是原理图.bdf文件或者纯文本的.v 或.vhd文件，就算后面需要用逻辑分析仪或者时序约束，也是可以用quartus自动给你生成的。
特别要注意一下，不同类型的文件，名字最好不一样。
Quartus II 7.2粗略使用方法
Quartus II 7.2 (32-Bit)部分使用方法
1.“File”—新建一个工程“New Project Wizerd”—工
程名后缀“.qpf”
2.新建原理图文件“.bdf”
3.原理图画好之后，点击保存，其后缀为“.bdf”
4.将上面的文件设置“顶层实体”：
5.接下来，编译：点击“Start Compliation”
6.把该文件（此处是半加器）变成一个元件符号（文件后
缀为.bsf），以备高层次的全加器设计所需
7.新建建波形（只对输出端进行波形输入设置）文件，
以.vwf存盘
8.选择要模拟的.bdf原理图文件，找寻以下按钮
9.点击上图所示按钮进入一下界面：
10.Simulation mode下拉按钮中选择“功能仿真”或者
“时序仿真”； Simulation input中选择波形文件；
点击“Generate Function Simulation Netlist”；点
击左下方Start，即可显示运行结果成功与否，图如下。
11.点击右下方按钮Report，即可生成波信仿真输出结果，
图如下：
12.。
Quartus II 说明书
编辑项目设置
打开项目基本设置对话框
增加/去除项目文件 增加 去除项目文件
增加 - 找到文件 - 增加 去除 - 从列表中选择 - 去除
2001 Altera Corporation 21
Quartus II 编译
2001 Altera Corporation 22
编译设置指南
指定编译模快及设定名 字
菜单Project > EDA Tool 菜单 Settings...
选择自定义 选择设置... 选择设置 选择库涵数映射文 件 (lmf) 可以是 EDIF, VHDL, or Verilog
2001 Altera Corporation 14
新建项目指南
1. 打开新建项目指南
2. 选择工作目录 3. 项目名称,可以是任何名字. 推荐使用和顶层设计名相同的名字. 推荐使用和顶层设计名相同的名字
模块编辑器模块编辑器 设计模块
! 从工具栏中产生模块和输入端口
点击工具栏中的"模 点击工具栏中的 模 块"来画一个图表 来画一个图表
右键点击模块.选择 属性,从弹出的对话 框中输入端口信息.
2001 Altera Corporation 8
模块编辑器- 智能 智能" 模块编辑器 "智能 连接
! Quartus II 有 "智能" 模块连接和映射
! 有参数限制的仿真
2001 Altera Corporation 33
编译报告
! 包含了怎样将一个设计放到一个器件中的所有信息
– – – – – – – – 器件使用统计 编译设置 底层显示 器件资源利用率 状态机的实现 方程式 延时分析结果 CPU 使用资源
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
quartus生成的各文件含义
quartus⽣成的各⽂件含义Source files (always under source control)*.bdf Schematic*.bsf Symbols*.inc AHDL include*.lai Logic analyzer interface*.mif Memory init*.ptf SOPC file (old but recommended)*.qip MegaWizard IP*.sopc SOPC file*.tcl Scripts*.tdf AHDL source*.v Verilog source*.vhd VHDL source*.vwf Simulation stimuliAssignments & settings (always under source control)Name.cdf Programming chain settings编程设置⽂件Name.qdf Default assignments⾃动更新，保存全局assignments。
Name.qpf Project fileName.qsf Assignments (except timing)⾃动更新，也可以作为导⼊⽂件，但是⽂件名不要⼀样。
Name.sdc Timing constrains. This file should never be written directly by TimeQuest, since it might get randomly rearranged. Write to a separate file and copy-paste into main file. Name.srf Message supressionsOutput files (normally under source control)NOTE: Do not generate rbf or ttf files unless they are usedName.pof Programming fileName.rbf Programming file (normally not present)Name.sof Programming fileName.ttf Output in text format (normally not present)Special cases (consider source control)\db\*.* Improves quartus compilation time. Lots of files. If and only if incremental compilation will be used this should be under source control.\simulation\*.* This folder is for ModelSim. Quartus Simulator works without this folder. If ModelSim is used this should be under source control.Report files (normally not under source control)*.done Date*.qarlog Log of project archiving*.rpt Reports*.summary Report summariesGenerated files (never under source control)\timing\*.* No settings, just generated timing stuffName.qws GUI settings (window positions is a user rather than project option)*.cmp Component declarations*.dpf -⼏乎不变，为⼀个xml⽂件，当assignment pins时就会产⽣*.eqn Equations*.html -*.jpg Images generated by some megawizards?*.pin -*.ppf -Backup files (never under source control)*.bak Backup of single files*.qar Quartus archive补充：.v ------------------ verilog ⽂件.vhd ----------------- vhdl ⽂件.qpf ----------------- quartus ⼯程⽂件.vwf ----------------- ⽮量波形⽂件.bsf ----------------- 块符号⽂件.rpt ----------------- 报告⽂件.qsf ----------------- quartus配置⽂件.summary ----------- summary.pin ----------------- 引脚⽂件.sdo ----------------- delay.vo ------- ----------- gate level.qws ----------------- ⼯作区⽂件.pof ----------------- 编程对象⽂件.sof ------------------ SRAM对象⽂件.qar ------------------⼯程归档⽂件.SDK -----------------system development kit.mif ------------------memory initial file.ISO ----------------- 是ISO9660标准下的⽂件形式.srec ----------------S record.tdf ------------------text design file.gdf -----------------graphic desing fileHAL------------------Nios II运⾏库（或者称为硬件抽象层（HAL）） .tcl-------------------tool command language。
《EDA技术》复习题-电子版答案
一、填空题1、目前国际上较大的PLD器件制造公司有Altera 和Xilinx 公司。
2、当前最流行并成为IEEE标准的硬件描述语言包括VHDL 和V erilog HDL 。
3、高密度可编程逻辑器件HDPLD包括EPLD 、CPLD 和FPGA 。
4、PLD从集成密度上可分为LDPLD 和HDPLD两类，其中HDPLD包括__EPLD_ ____、__ CPLD_____和___FPGA _____三种。
5、EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。
6、图形文件的扩展名是_.bdf__；QuartusII所建工程的扩展名是_.qpf_；自建元件图形符号文件的扩展名_.bsf__；Verilog HDL所编程序的扩展名为__.v__ 。
7、图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是.vwf ；自建元件图形符号文件的扩展名 .bsf 。
8、可编程逻辑器件的优化过程主要是对__速度__和___资源___的处理过程即时间优化和面积优化。
9、EDA设计输入主要包括__图形输入__、__ 文本输入和__ 波形__输入。
10、设计处理的最后一步是产生可供器件编程使用的数据文件，对CPLD来说是产生熔丝图文件即JEDEC文件，对于FPGA来说是产生位流数据文件Bitstream 。
11、EDA设计输入主要包括图形输入、文本输入和波形输入。
12、设计优化主要包括面积优化和速度优化。
13、Verilog HDL语言的扩展名为 .v 。
14、EDA的中文名称是电子设计自动化。
15、EDA仿真分为功能仿真又称前仿真、系统级仿真或行为仿真，用于验证系统的功能；时序仿真又称后仿真、电路级仿真，用于验证系统的时序特性、系统性能。
16、一般把EDA技术的发展分为_ __CAD____、__ CAE_____和___EDA____三个阶段。
17、阻塞型赋值符号为= ，非阻塞型赋值符号为<= 。
QuartusII简单操作流程
Quartus II 简单操作流程操作流程分五个步骤：设计准备——>设计输入——>设计处理——>设计校验——>器件编程具体在每个步骤要注意的事项：1.编辑插入元器件，在工作区双击即可弹出“insert symbol”对话框。
原理图文件扩展名为.bdf，VHDL设计文件扩展名为.vhd，Verilog HDL设计文件扩展名为.v选择目标器件，assignment | device…，可在family处选择max7000s，然后选择具体芯片型号EPM7128SLC84-152.编译仿真文件扩展名为.vwf设置顶层实体，尤其是同一个工程文件夹里有两个及以上实体设计文件时，project | set as top-level entity。
若编译后有错误，可双击错误，返回设计文件的错误处，然后修改、保存，并再次编译。
但要注意，排错时务必从第一个错误开始排除，且排一个错后就编译一次，因为后面的错误也许是因为前面的错误引起的。
3.仿真首先设置系统参数：仿真时间edit | end time…；网格大小edit | grid sizes…，建议设置200ns。
插入节点：在name栏双击，弹出insert node or bus 对话框，点“node finder…”，在弹出的对话框中，filter栏选择“pins：all”，然后点list，左下方框里就会出现前面编译过的设计文件的输入输出端口，然后根据需要选择即可。
单个选择，全部选择。
设置节点参数：排在上面的是高位，依次是低位，一般情况下，用得最多。
若输入端是总线，可设置成二进制、八进制、十进制和十六进制，可在点设置参数时选择，也可双击仿真区中的value at栏对应节点修改。
当节点位数多时，可全部选中要折叠的端口后单击右键点“group”折叠，反之点“ungroup”打开。
当同一个工程文件夹里有两个及以上实体仿真文件时，要在settings…里面的simulator选项卡中的simulation input 文本框中选择需要仿真的文件。
《EDA技术》复习题-电子版答案
一、填空题1、目前国际上较大的PLD器件制造公司有Altera 和Xilinx 公司。
2、当前最流行并成为IEEE标准的硬件描述语言包括VHDL 和V erilog HDL 。
3、高密度可编程逻辑器件HDPLD包括EPLD 、CPLD 和FPGA 。
4、PLD从集成密度上可分为LDPLD 和HDPLD两类，其中HDPLD包括__EPLD_ ____、__ CPLD_____和___FPGA _____三种。
5、EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。
6、图形文件的扩展名是_.bdf__；QuartusII所建工程的扩展名是_.qpf_；自建元件图形符号文件的扩展名_.bsf__；Verilog HDL所编程序的扩展名为__.v__ 。
7、图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是.vwf ；自建元件图形符号文件的扩展名 .bsf 。
8、可编程逻辑器件的优化过程主要是对__速度__和___资源___的处理过程即时间优化和面积优化。
9、EDA设计输入主要包括__图形输入__、__ 文本输入和__ 波形__输入。
10、设计处理的最后一步是产生可供器件编程使用的数据文件，对CPLD来说是产生熔丝图文件即JEDEC文件，对于FPGA来说是产生位流数据文件Bitstream 。
11、EDA设计输入主要包括图形输入、文本输入和波形输入。
12、设计优化主要包括面积优化和速度优化。
13、Verilog HDL语言的扩展名为 .v 。
14、EDA的中文名称是电子设计自动化。
15、EDA仿真分为功能仿真又称前仿真、系统级仿真或行为仿真，用于验证系统的功能；时序仿真又称后仿真、电路级仿真，用于验证系统的时序特性、系统性能。
16、一般把EDA技术的发展分为_ __CAD____、__ CAE_____和___EDA____三个阶段。
17、阻塞型赋值符号为= ，非阻塞型赋值符号为<= 。
QuartusII软件操作
Quartus II 软件操作
第二步 根据电路图综合电路 电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表 达式，然后，电路综合的下一步是工艺映射，通过使用可用 的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打 开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。 装配模块（Fitter)模块决定芯片上各电路元件的精确布局。 其中综合模块产生的每个元件都将在芯片上实现。每个模块 也可以单独运行。也可以使用其他命令启动编译。编译完成 时，可以查看编译报告。出现错误时，点击错误信息，可以 突出显示错误出现的位置。
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。
1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
① 功能仿真 选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选 择fuctional选项作为仿真模式。为了完成仿真器的设置， 需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始 运行电路的功能仿真。仿真结束之后， Quartus II指出仿 真完成，并给出仿真报告。
Quartus II工程文件的后缀含义
Quartus II工程文件的后缀含义上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.he x）、配置文件（.qsf、.tcl）、工程文件（.qpf）。
2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。
在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。
但是第三类文件通常很少被反复使用。
所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的。
此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。
.tcl文件与.qsf文件的关系以及如何生成.tcl文件我会在以后的日志中给出。
CyClone III C25 原版资料下载关于CPLD/FPGA一些问题1、PLD，CPLD，FPGA有何不同?答：不同厂家的叫法不尽相同，PLD是可编程逻辑器件的总称，早期多EEPROM工艺，基于乘积项结构。
FPGA是指现场可编程门阵列，最早由Xilinx公司发明。
多为SRAM工艺，基于查找表结构，要外挂配置用的EPROM。
Xilinx把SRAM工艺，要外挂配置用的EPROM的PLD叫FPGA，把Flash工艺、乘积项结构的PLD叫CPLD;Altera把自己的PLD产品:MAX系列，FLEX/ACEX/ APEX系列都叫作CPLD，即复杂PLD，由于FLEX/ACEX/APEX系列也是SRA M工艺，要外挂配置用的EPROM，用法和Xilinx的FPGA一样，所以很多人把Altera的FELX/ACEX/APEX系列产品也叫做FPGA.2、NiosII嵌入式处理器是一个什么样的处理器？与其他相比具有哪些功能? 答：1）Nios II嵌入式处理器是一个用户可配置的通用RISC嵌入式处理器。
QuartusII运行步骤
1. 打开QuartusII软件，建立一个新的工程：1) 单击菜单File\New Project Wizard…2) 输入工程的路径、工程名以及顶层实体名。
3)单击Next>按钮，本实验没有包含已有文件，单击Next>按钮。
4) 设置我们的器件信息。
5) 单击Next>，指定第三方工具，这里我们不指定第三方EDA工具，单击Next>后结束工程建立。
2. 建立VHDL文件：1) 单击File\New菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件。
2）在编辑窗口中输入VHDL源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。
3) 编译工程单击Processing\Start Compilation开始编译，编译过程中可能会显示若干出错消息，参考提示原因对程序进行修改直到编译完全成功为止。
3. 建立矢量波形文件1) 单击File\New命令，在弹出的对话框中选择Other Files页面中的Vector Waveform File项，打开矢量波形文件编辑窗口：2) 双击窗口左边空白区域，打开Insert Node or Bus对话框：3) 单击Node Finder…按钮，打开以下对话框，选择Filter下拉列表中的Pins：all，并点击List按酒以列出所有的端口，通过>>按钮把这些端口加入到右面的窗口中，单击OK完成端口的添加。
4) 回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操作，最后保存次波形文件。
4. 进行功能仿真1) 单击Assignments\Settings…，在弹出对话框中将Simulation mode设置为Functional，即功能仿真。
指定仿真波形文件后单击OK 完成设置。
2) 单击Processing\Generate Functional Simulation Netlist以获得功能仿真网络表。
(My)EDA学习笔记
1、QuartusⅡ的存储目录应该是全英文的，出现以汉字命名的文件夹则无法编译。
2、波形文件若是未存储则无法时序分析。
3、.sof用于直接对FPGA进行配置；.pof用于CPLD器件编程或配置专用配置芯片；.bdf 为原理图文件；.bsf为图元文件。
4、添加到工程中的是设计源文件，可能是vhdl文件也可以是原理图文件。
5、Error (10437): VHDL Association List error at shuzizhong.vhd(37): positional associations must be listed before named associations----漏了“>”6、在波形仿真的情况下一定要注意设定合适的进制。
7、信号与变量的区别信号可以在实体、结构体、程序包中说明。
变量则在进程、子程序中说明。
赋值符号不同。
变量赋值立即生效，信号的赋值需经过一定的延时时间后才能得到，因此在顺序语句中如果对同一型号多次赋值只有最后一次赋值有效。
信号在整个结构体内有效，变量只是在所定义的进程或子程序中有效。
如果在进程或子程序之外使用变量的值，需要退出进程或子程序之前将变量的值付给信号。
8、数字电路的工作方式是系统各单元电路同时上电工作，单元电路内部按顺序工作。
9、vhdl综合器理解为不满足条件时，变量的原值保持不变。
10、z对应为高阻态。
11、查看状态机的状态转换图：tool---netlist viewers---state machine viewer。
12、“`”在左上角而不是…13、将欲调用的文件放在同一个工程文件中时不需加include，当存储在其他路径下时则需要。
例如：`include “c:/…/mux.v”14、always @ (1)，always @ (*)都是一直循环的意思。
15、{ }是并置的意思。
网上暂未找到相关资料，书上见相关例题。
16、。
在Quartus II下使用VHDL语言编程实现模块间相互调用的步骤
在Quartus II下使用VHDL语言编程实现元件例化为了有效应用现有开发资源，往往需要实现模块间的调用。
即实现元件的声明和例化。
作为示例，这里建立了两个模块：一个是两个1位数相加的半加器h_adder，另一个是两个2位数相加的全加器twobit_addr，twobit_addr需要调用h_dder。
步骤如下：第一步：首先在D:\ 建立一个文件夹，命名为job1:图1第二步：打开Quartus II，点击file—new project wizard，在出现的对话框里面，选择job1作为工程路径，并在下面的工程名处输入“h_adder”。
如图3所示。
图2图3第三步：点击file—new，在出现的对话框里面选择VHDL文件，如图4所示。
界面上将会出现一个空白的.vhd的文件，点击“保存按钮”，将该文件的文件名取为“h_adder”（必须与工程名一致）。
图4第四步：在h-adder.vhd文档中，键入如下程序（可复制粘贴）：library ieee;use ieee.std_logic_1164.all;entity h_adder isport(X: in std_logic ;Y: in std_logic ;C_in: in std_logic;Sum : out std_logic ;C_out : out std_logic ) ;end h_adder ;-- The architecture body :architecture behav of h_dder isbeginprocess(X,Y,C_in)beginSum <= (X xor Y) xor C_in;C_out <= (X and Y)or (C_in and X) or (C_in and Y);end process;end Behav;上述程序主要是实现X与Y的相加，同时包括进位输入C_in、进位输出C_out、相加的和Sum。
Quartus使用提要
Quartus II使用提要一．启动Quartus，新建工程 .qpf文件设置工程路径（最好建一个文件夹，该文件夹中包含该工程的所有文件，路径不能使用中文路径）输入工程名及顶层文件名（二者必须一致）选CPLD器件系列 MAX II选封装TQFP选引脚数100选器件名称 EPM240T100C5二．使用原理图输入一个数字电路1. 输入原理图产生.bdf文件选“File”→“New”“Block diagram”→“OK”，建立图形文件.dbf（图形编辑器）在图形编辑器窗口中（ .dbf），双击鼠标，添加逻辑门，添加输入引脚，添加输出引脚，定义引脚名称连线2. 编译查错 .bdf文件存盘，无错误则继续3. 建立波形产生文件 .vwf文件“File”→“New”选“Vector waveform File”导入结点，设置输入信号“OK”4.编译查错 .vwf文件存盘，无错误则继续5. 仿真三.使用Verilog HDL输入一个数字电路1.建立Verilog HDL文件 .V文件“File”→“New”→“Verilog File”→“OK”输入程序2.编译查错 .v文件存盘，无错误则继续3.生成逻辑符号把用HDL语言描述的一个数字系统转换成一个逻辑符号选中.v文件，“File”→“Creat/Updat”→“Creat symbol File for current File”→“确定”4. 在.bdf文件（图形编辑器）中添加逻辑符号在.bdf双击鼠标，展开project,添加逻辑符号,连接输入，输出（操作方法同前）5. 编译查错6.建立波形产生文件 .vwf文件“File”→“New”选“Vector waveform File”导入结点，设置输入信号“OK”7.编译8.仿真。
QuartusII软件使用及设计流程
当工程建立好以后，我们就可以建立设计文件。下面我们以一个半加 器的VHDL的设计，来演示在QuartusII如何实现VHDL语言输入 。
2.VHDL语言输入法
（1）建立文件。在图1-9中，单击“File”菜单下的“New”命 令或者使用快捷键Ctrl+N，在弹出“New”对话框如图1-10所示。
首先建立工作库目录，以便存储工程项目设计文件。在 D盘下新建文件夹并取名Mydesign。双击QuartusII软件启 动图标，即可启动QuartusII软件，启动界面如图1-2所示。
标题栏 标题栏中显示当前工程的路径和工程名。
菜单栏 菜单栏主要由文件（File）、编辑（Edit）、视图
AHDL文本文件
流程图和原理图文件
网表文件
在线系统文件
Verilog HDL文本文件
VHDL文本文件
图1-11 VHDL文本编辑窗口
（2）输入程序。在图1-11中输入半加器的VHDL程序，如图112所示。
（3）保存文件。在图1-12中单击保存文件按钮，弹出对话 框如图1-13，将输入的VHDL语言程序保存为half_add.vhd 文件，注意后缀名是.vhd，如图1-13。
单击“Hardware Setup”按钮，弹出“ Hardware Setup” 对话框，如图1-32所示。单击“Add Hardware”按钮设置 下载电缆，弹出如图1-33所示的对话框。在 “Hardware type” 一栏中选择“ByteBlasterMV or ByteBlaster II”后单 击“OK”按钮，下载电缆配置完成。设置成如图1-34所示 的选项后，单击 “Close”按钮即可。一般情况下，如果下 载电缆不更换，一次配置就可以长期使用，不需要每次都 设置。
quartus ii文件后缀
quartusii文件后缀
quartusii文件后缀可以分为五类：
1.编译必需的文件：设计文件（.qdf、.bdf、EDIF输入文件、。
tdf。
verilog设计文件、vgm、xt、VHDL设计文件、.vht）、存储器初始化文件（mif、ri、.hex）、配置文件（.qsf.tcl）、工程文件（qpt）。
2.编译过程中生成的中间文件（.egn文件和db日录下的所有文件）。
3.编译结束后生成的报告文件（.mpt、.qsmg等）。
4.根据个人使用习惯生成的界面配置文件(.qw等)。
5.编程文件（.Sof.pof、t）等。
上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，要保留。
第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保证在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。
但是第三类文件通常很少被反复便用所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的
此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。
.tc文件与.gsf 文件的关系以万如何牛成tc文件我会存以后的日志中给出。
2.实验二 QuartusII原理图输入法层次化设计
fadd instab cs co实验二 QuartusII 原理图输入法层次化设计一、实验目的1. 掌握原理图文件的设计方法2. 掌握调用模块设计原理图文件的方法3. 掌握原理图文件层次化设计的方法 二、 实验器材 计算机与QuartusII 工具软件三、实验原理1、按照原理图设计法的步骤操作，根据图1设计一个一位全加器，编译仿真通过后，把fadd.bdf 文件生成fadd.bsf 符号文件，以备在项目二中调用该符号。
2、 按图2设计一个四位二进制加法器，设计原理图前，需将1中的fadd.bdf 和fadd.bsf 文件复制到此项目目录下 四、实验步骤（一）设计一位全加器1. 在D 盘下新建文件夹：D:\fadd2. 新建项目fadd ：1）打开QuartusII2）File →New Project Wizard …… 3）选择项目文件夹路径：D:\fadd 4）输入项目名和文件名：fadd 5）点击“Next ”，直到最后。
3. 建立原理图文件fadd ：1）File →New2）选择第二项：Block Diagram/Schematic File 4. 画电路图（见图1）1）选择器件：GND 、vcc 、74151、input 、output 。
2）连线：节点线。
3）修改输入输出名称。
输入：a 、b 、c 。
输出：s 、co 。
5. 保存设计图形文件。
Save ：路径（D:\fadd ） 6. 点击图标，对文件进行编译。
如有错误，重复第4、5步。
7. 执行File →Create/Update →Create Symbol Files for Current File 命令，生成符号文件hadd.bsf 。
（二）设计四位二进制加法器1、在D盘下新建文件夹：D:\add42、将项目（一）中的fadd.bdf和fadd.bsf文件复制到此项目目录下3、新建项目add4：a)打开QuartusIIb)File→New Project Wizard ……c)选择项目文件夹路径：D:\add4d)输入项目名和文件名：add4e)点击“Next”，直到最后。