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ChipScope Pro详细教程(Xilinx在线逻辑分析仪)

ChipScope Pro实例教程宋存杰1. ChipScope Pro简介ChipScope Pro的主要功能是通过JTAG口、在线实时地读出FPGA的内部信号。

基本原理是利用FPGA中未使用的BlockRAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到PC机，显示出时序波形。

一般来说，ChipScope Pro在工作时需要在用户设计中实例化两种核：一是集成逻辑分析仪核（ILA core，Integrated Logic Analyzer core），提供触发和跟踪捕获的功能；二是集成控制器核（ICON core，Integrated Controller core），负责ILA核和边界扫描端口的通信，一个ICON核可以连接1~15个ILA核。

ChipScope Pro工具箱包含3个工具：ChipScope Pro Core Generator（核生成器）、ChipScope Pro Core Inserter（核插入器）和ChipScope Pro Analyzer（分析器）。

ChipScope Pro Core Generator的作用是根据设定条件生成在线逻辑分析仪的IP核，包括ICON核、ILA核、ILA/ATC2核和IBA/OPB核等，设计人员在原HDL代码中实例化这些核，然后进行布局布线、下载配置文件，就可以利用ChipScope Pro Analyzer设定触发条件、观察信号波形。

ChipScope Pro Core Inserter除了不能生成IBA/OPB核和ILA/ATC2核以外，功能与ChipScope Pro Core Generator类似，可以生成ICON核和ILA核，但是它能自动完成在设计网表中插入这些核的工作，不用手工在HDL代码中实例化，在实际工作中用得最多。

下图为ChipScope的两种使用流程图，左侧为使用ChipScope Pro Core Generator流程。

ise_chipscope使用实例

ChipScope Pro 使用说明本文档介绍一个在ISE设计中使用ChipScope的例子。

1. 打开要插入Chipscope仿真的工程（略）2．综合及需要的设置注意：综合的时候要保留设计层次，以取得好的综合效果。

3．在工程中右键选择New Source ，新建文件，如下图：4．双击新建的.cdc文件，启动ChipScope。

1、在DEVICE界面，点击NEXT2、在ICON界面，点击NEXT3、在ILA界面分为3页，如下第一页，在Trigger Width栏填入要触发的数据位宽。

NEXT第二页，Data Depth选择采样深度；Data Same As Trigger为触发条件与采样数据是否相同。

Next第三页，添加时钟触发信号及采样信号。

双击红色CLOCK PORT，选择触发信号关联的时钟信号。

同样双击TRIGGER PORTS关联触发信号（若触发信号TIGGER跟采样信号DATA SIGNALS不同，则分开关联信号）（注，查找信号时，可试用Fitter工具，在Fitter中可以使用通配符*，代表任意个任意字符，帮助快速查找）5．在关联完成所有信号后，点击OK返回。

点击Return to Project Navigator返回ISE。

6．双击Process窗口中的Analyze Design Using Chipscope直到弹出ChipsScpoe工具。

7．选中器件，右键Configure，弹出如下窗口，点击OK。

下载程序后，双击左侧边框打开各窗口。

（注：上方黑色三角表示开始触发采集，黑色方块i代表停止采集，Ti代表无需触发条件满足立即采集。

）系数计算方法：例如，cut_x总线为16位宽，1位符号位、1位整数位、14位小数位，则，试用计算器计算为0.00006103515625。

幅度偏移不需要改，显示精度一般2-4左系数为12右即可。

将所有需要修改格式的总线修改后，双击Bus Plot可打开总线绘图，查看总线波形。

片内逻辑分析仪工具——ChipScopePro

第11章片内逻辑分析仪工具——ChipScope Pro11.1 ChipScope Pro工具介绍在FPGA调试阶段，传统的信号分析手段要求在设计时保留一定数量的FPGA管脚作为测试管脚，这种方法灵活性差，对PCB布线也有一定的影响。

当今先进的FPGA器件所具有的规模、速度和板级要求使得利用传统逻辑分析方法来调试采用FPGA器件进行的设计几乎是不可能的。

Xilinx公司推出的片内逻辑分析仪ChipScope Pro能够通过JTAG口，实时地读出FPGA的所有内部信号，而只需要片内的少量BlockRAM和逻辑资源，使得逻辑分析灵活方便。

ChipScope Pro是与ISE配套使用的，其版本经过了ChipScope 4.1i，ChipScope 4.2i，ChipScope Pro 5.1i，ChipScope Pro 5.2i和ChipScope Pro 6.1i的升级过程，ChipScope Pro 6.1i是与ISE 6.1配套使用的最新版本。

ChipScope Pro软件由3个工具组成：(1) ChipScope Pro内核生成器：为综合控制器（ICON）内核、CoreConnect™ OPB的总线分析内核（IBA/OPB）、逻辑分析（ILA）内核及安捷伦跟踪内核（ILA/ATC）提供网表和实例化的模板；(2) ChipScope Pro内核插入器：自动地为用户已经综合完的设计中插入ICON、ILA和ILA/ATC的内核；(3) ChipScope Pro分析仪：提供器件的配置、触发的设定和ILA、IBA/OPB及ILA/ATC核的踪迹显示功能。

各种内核实现了信号的触发和捕获，而ICON内核专门用于与边界扫描（Boundary Scan）管脚的通信。

使用ChipScope Pro工具的设计可以容易地同任何标准的FPGA设计流程结合起来，其中要用到标准的HDL综合工具和Xilinx ISE的实现工具，设计流程如图11.1所示。

ISE中chipscope的使用

ChipScope Debug LabIntroductionThis lab guides you through the process of inserting ChipScope-Pro cores into your design and performing on-chip verification.ObjectivesAfter completing this lab, you will be able to:• Create a new ChipScope-Pro source in ISE• Create ILA and ICON cores using ChipScope-Pro and insert it into a PicoBlaze design • Specify trigger options in ChipScope Analyzer• Download the bitstream and run the design in hardware• Perform an on-chip verification and view the wave forms in ChipScope AnalyzerDesign DescriptionYou will extend the lab 5 design by adding a ChipScope ILA core to the PicoBlaze output bus. Next, you will setup the trigger to capture data when text is entered via Hyper Terminal. You should see the resulting text displayed in ChipScope when the buffer is full.ProcedureThis lab is separated into steps that consist of general overview statements that provide information on the detailed instructions that follow. Follow these detailed instructions to progress through the lab. This lab comprises 4 primary steps: You will create a new ChipScope source, configure and connect an ILA core, configure ChipScope Analyzer trigger options and, finally, perform an on-chip verification. Note: If you are unable to complete the lab at this time, you can download the lab files for this module from the Xilinx University Program site at /universityGeneral Flow for this LabStep 1:Creating a New ChipScope SourceStep 2: Configure and Connect an ILA Core Step 3:Configure ChipScope Analyzer Trigger OptionsStep 4: Perform an On-chip VerificationCreate a New ChipScope Source Step 1 1-1. Open a ChipScope-Pro project from lab6 folder (under vhdl or verilog).1-1-1. Open the Xilinx ISE software by selecting Start All Programs Xilinx ISE Design Suite13.2 ISE Design Tools Project Navigator.1-1-2. Open the project by selecting File Open Project.○Verilog users: Browse to c:\xup\fpgaflow\labs\verilog\lab6\chipccope○VHDL users: Browse to c:\xup\fpgaflow\labs\vhdl\lab6\chipscope1-1-3. Select chipscope.xise and click Open.1-1-4. Create a new ChipScope Definition and Connection File source by selecting Project New Source and entering the name loopback_cs. Click Next to continue.Figure 1. New Source Dialog Box1-1-5. Click Finish. A ChipScope-Pro source will be added to the Sources in Project window.Genesys 6-2 /universityFigure 2. ChipScope Definition and Connection (.cdc) added to VHDL ProjectConfigure and Connect an ILA Core Step 2 2-1. Connect the ILA core to the PicoBlaze output.2-1-1. Double-click the loopback_cs.cdc file in the sources in project window to open the core inserter project.Figure 3. ChipScope-Pro Core InserterNote: Projects saved in the Core Inserter hold all relevant information about source files, destination files, core parameters and core settings.2-1-2. Click Next and then click New ILA Unit. Notice in the left hand window how an instance of the ILA core, U0:ILA, is added to the system.Genesys 6-4 /universityFigure 4. Insert a new integrated logic analyzer (ILA) Unit2-1-3. Click Next to setup the trigger parameters.Each ILA or ILA/ATC core can have up to 16 separate trigger ports that can be setup independently. The individual trigger ports are buses that are made up of individual signals or bits that can range from 1 to 256 bits. Each trigger port can be connected to 1 to 16 match units. A match unit is a comparator that is connected to a trigger port and is used to detect events on that trigger port. The results of one or more match units are combined together to form the overall trigger condition event that is used to control the capturing of data. The different comparisons or match functions that can be performed by the trigger port match units depend on the type of match unit. The ILA and ILA/ITC cores support six types of match units. In this lab, you will setup the ILA core to trigger via some UART control signals.2-1-4. Set the following ILA trigger parameters as follows and then click Next.Trigger Input and Match Unit Settings.• Number of input trigger ports: 3Trigger Port Trigger Width # Match Units Counter WidthMatch Type TRIG0 1 1 Disabled Basic TRIG1 1 1 Disabled Basic TRIG211DisabledBasicTrigger Condition Settings• Enable Trigger Sequencer: Checked (This allows you to specify a sequence of events to enable triggering)•Max Number of Sequencer Levels: 2Storage Qualification Condition Settings• Enable Storage Qualification: Checked (This allows you to specify which data will be stored in the internal buffer)Figure 5. Specify the Trigger ParametersThe maximum number of data sample words that the ILA core can store in the sample buffer is called the data depth. The data depth determines the number of data width bits contributed by each block RAM unit used by the ILA unit. The maximum number of data sample words that can be captured depends on the number and size of block RAM, which varies according to device family and density.2-1-5. Set the following capture parameters and click Next.• Data Depth: 1024• Sample On: Rising clock edge• Data Same as Trigger Port: unchecked• Data Width: 8Figure 6. Specify Trigger ParametersThe net connections tab allows you to choose the signals to connect to the ILA core. If trigger is separate from data, then clock, trigger, and data must be specified. Connections that have not been made will appear in red.Figure 7. Unconnected Net Connections2-1-6. Click the Modify Connections tab.Figure 8. Net ConnectionsThe Select Net dialog provides an easy interface to choose nets to connect to the ILA, ILA/ATC or ATC2 cores. The hierarchical structure of the design can be traversed using the Structure/Nets pane. All the design’s nets of the selected structure hierarchy appear in the table at the lower left pane. The Clock Signals and Trigger/Data Signals tabs illustrate the net connections between the design and the ILA core.2-1-7. With the Clock Signals tab under Net Selections selected, highlight the entry for clk55MHz in the listing of nets and click the Make Connections button to connect the clock signal in the design to the clock port of the ILA core.Figure 9. Connect the clockGenesys 6-6 /university2-1-8. Click the Trigger Signals tab, and connect the three trigger ports as follows:• TP0: data_present (this signal indicates that data is present in the uart_rx module• TP1: read_from_uart (input to uart_rx that indicates that a read operation will occur)• TP2: write_to_uart (input to uart_tx that indicates that a write operation will occur)2-1-9. Click the Data Signals tab and connect the output port of the PicoBlaze controller to the data port of the ILA core (see Figure 10), and click OK.Figure 10. Connect the PicoBlaze output port2-1-10. You will notice that the Clock, Trigger, and Data ports under Net Connections are highlighted in black, indicating valid connections. Click Return to Project Navigator and save the file.Figure 11. Connection between Design and ILA core EstablishedConfigure ChipScope Analyzer Trigger Options Step 3 3-1. You will download the bitstream using ChipScope and configure the ILA core to trigger when the UART reads text from Hyper Terminal.3-1-1. With the top-level file (loopback.v/vhd) selected, double-click on Analyze Design Using ChipScope in the Processes window.3-1-2. Connect up the download cable and power up the Genesys board.3-1-3. Click the Open Cable/Search JTAG Chain button.Figure 12. Establish JTAG Connection3-1-4. Chipscope Pro Analyzer will automatically detect the devices on the Genesys board and then click OK.Figure 13. Impact Detects Devices in JTAG Chain3-1-5. Right Click on the xc5vlx50t device and select configure.3-1-6. Click Select New File and select the loopback.bit bitstream file from the project directory. Note that the import cdc file field shows the cdc file located in the project directory. Also note that the tool will create a bus (out_port) automatically. Click OK.Double-click on Trigger Setup and Waveform entries in Project Tree to open the respective windows.The ChipScope Pro Analyzer interface consists of four parts:Genesys 6-8 /universityFigure 14. ChipScope Analyzer WindowEach ChipScope Pro ILA, ILA/ATC, and IBA core has its own Trigger setup window, which provides a graphical interface for the user to setup triggers. The trigger mechanism inside each ChipScope Pro core can be modified at run-time without having to recompile the design. There are three components to the trigger mechanism:• Match Functions: Defines the match or comparison value of each match unit• Trigger Conditions: Defines the overall trigger condition based on a binary equation or sequence of one or more match functions• Capture Settings: Defines how many samples to capture, how many capture windows, and the position of the trigger in those windowsIn this design, you will setup the triggers to capture text at the PicoBlaze output port, after being entered via Hyper Terminal.3-1-7. Specify the Match Units as follows:• M0:TriggerPort0 (data_present): Value 1• M1:TriggerPort1(read_from_uart): Value 1• M2:TriggerPort1(write_to_uart): Value 1Figure 15. Setup the Match Units3-1-8. Click the field under Trigger Condition Equation, set the equation M0 M1 in the Sequencertab, and then click OK.Genesys 6-10 /universityFigure 16. Trigger Condition Equation3-1-9. Check the field next to Storage Qualification , select the AND Equation , and check M2. ClickOK . This will enable the ILA core to capture data in the buffer only when data is present, and not on every single clock edge.Figure 17. Storage Qualification EquationPerform an On-Chip VerificationStep 44-1.Start Hyper-Terminal program. Set baud rate to 9600. Arm the trigger and view the waveforms of the captured data.4-1-1.Start the Hyper-Terminal program. Make sure that the baud rate is set to 9600.Lab WorkbookChipScope Debug Lab/university Genesys 6-11xup@4-1-2. Set the buffer depth to 16.Figure 18. Select Buffer Depth4-1-3. Cick the Apply Settings and Arm Trigger button.Figure 19. Apply Settings and Arm Trigger4-1-4. Type “Xilinx #1 FPGA!” in Hyper Terminal and view the message in ChipScope Analyzer.Figure 20. Output in Waveform Window4-1-5. Close all applications without saving ChipScope project.ConclusionYou inserted the ILA and ICON cores into the PicoBlaze design, set up trigger conditions in ChipScope Analyzer, performed an on-chip verification, and analyzed the waveforms in ChipScope-Pro Analyzer.。

Chipscope实例教程

Chipscope 用法1、Chipscope基础（1）原理：Chipscope可以理解为FPGA中的一个IP核，但是是一种在线调试用的，所以必须以硬件的连接为基础。

在FPGA已经下载程序的情况下，添加我们关心的信号或者接口，将选定了端口Chipscope（不妨理解为一个嵌入的系统）加入到程序后重新布局布线下载到FPGA中，此时我们就可以观察信号和接口的值了。

注意：从图形上看，有点类似于Modelsim的仿真结果，但其本质区别在于Chipscope用的实际的信号波形，而Modelsim仅仅是仿真的结果！（2）方法：一般的，我们会按照信号的方向一步一步进行排查验证。

在下载程序之前如果我们已经在Modelsim中进行过了充分的仿真，而下载到板子上之后程序运行结果没有达到预期时，我们可以先考虑将所有的输入输出结果用Chipscope抓出来观察对比，看能不能找到问题所在。

如果输出结果没有达到预期，我们就采用按照信号传输方向排查的方法一步一步检查，如果输出结果和预期一致，我们应该考虑硬件的连接甚至设计是否出了问题，有时候要对总体方案进行重新评审。

2、具体步骤第一步：新建一个Chipscope 文件，比如命名为test。

第二步：双击打开test.cdc文件，进入Core Insert界面，选择需要观察的信号或者端口（1）一直按照默认的设置点Next直到出现Trigger Width时进行选择，表示一共需要选择的信号的位数；（2）Data Depth选项表示一步要采用的深度，可以理解为运行一次能抓到多少个单位的数据（时间单位一般是固定的，且与选择的时钟有关）；同时采用可以选择时钟的上升沿或者下降沿（分别对应Rising和Falling）；（3）Next进入到时钟和信号的连接设置，点击Modify Connections即可进入设置界面（4）Clock Signals表示需要采样的时钟信号，一般选择最高频率的那个时钟，而且尽量避免出现跨时钟域采样信号的情况（5）Trigger/Data Signals表示需要采用的数据为，在左侧选中后点击右侧的Make Connections即可，把所有关心的信号连接完后点OK返回到设置界面（6）此时，信号选择完毕，点Return to Project Navigator 并在弹出是否保存的提示框中选择是，返回到ISE环境。

在chipscope线仿真测试步骤

chipscope线仿真测试步骤双击桌面上analyzer_DW_alphal_v1.6.1.exe的图标得到如下界面
若首次使用必须进行如下设置
1、设定chipscope的analyzer_DW_alphal_v1.6.1.exe路径
2、设置IP地址（采用以太网，利用网线进行板级硬件仿真）打开网络连接选择本地连接界面如下
右击在快捷菜单中选择属性对话框出现如下界面
找到internet 版本（TCP/IPv4）双击出现如下界面设置ip和子网掩码
即可完成设置回到如下界面
选择板卡编号和FPGA编号点击确定自动进入如下界面
选择JTAG Chian菜单下的open Plug-in
出现如下界面
单击确定进入如下界面
在Device下的器件的子菜单中选择configure
选择select new File出现如下界面
选择所需的bit文件点击打开回到如下界面
如上图进行勾选后单击OK出现如下界面
单击OK出现如下
点击Waveform出现如下界面
可以编辑信号选择相应的信号右击选择move new Bus可以编辑信号并更改信号名
选择triggersetup在如下界面设置触发信号
点击三角形的按钮即可运行
保存相应工程
如果想打开已存在的工程有如下步骤选择file open project
出现如下界面选择NO
出现如下界面选择相应的工程文件*.Cpj点击打开出现如下界面。

chipscope入门

Reference Imformation
• 1. /
• 2.Chipscope Pro XILINX Shenzhen • 3. Spartan-3E user Guide.pdf
Problem
• 作为一个初学者，该设计方案的前后仿真虽然功能都是正确的，但是会想到如果在加入芯片延时信息之后如果影响了功能，该设计改如何修改，是应该重新设计，还是应该在原有的基础上进行修改，如果是工程很大，重新设计可能性很小，那如何修改才能使工程完成预期的功能？ • 如果对该简化的方案进行一个全面的调试，该如何完成数据的输入？ • 并行数据转换为串行输出的关键是采用移位输出，assign语句与 always块是并行的，但觉得在运行的过程中判断always块在先，这是为什么？ • 在FPGA设计初期是否该考虑到设计所占资源的问题，比如说乘法器采用移相相加乘法器，查找表乘法器，加法器树乘法器，混合乘法器，该如何把握？
（一般我们选择使用这种方法）
ChipScope使用的核
• ChipScope经常使用的核有：ICON,ILA,VIO; ICON:集成控制核，负责ILA和JTAG的通信，一个可以最多控制15个ILA或VIO； ILA:集成逻辑分析核，主要提供触发和捕获功能；（相当于示波器） VIO:虚拟输入、输出核；（注意IN,OUT代码的例化）
WHY? Use chipScope
使用ChipScope的要求？
ChipScope的组件？
ChipScope组件功能简介
ChipScope工作模式
How ？Use ChipScope
Different of two ways!
1.使用方法 Inserter： /article/10-03/94536_2s.html Generator：这种方法比较常使用，后面会结合实例讲解 2.优缺点 Inserter：操作步骤复杂繁琐，但不需要修改设计代码； Generator：操作简单，但需要在HDL中例化CORE。

Chipscope教程

Xilinx的Chipscope类似于Altera的Signaltap。

下面记录一下Chipscope的使用方法。

1. 生成Chipscope文件第一步: 打开ISE Design Tools下的CORE Generator工具。

第二步: 在Xilinx CORE Generator的环境中选择菜单File->New Project，在弹出的对话框中选择存放的目录保存即可。

设置如下。

些，呵呵！选完后Apply一下OK关闭。

第五步: 双击IP Catalog窗口的Debug&Verification下的ICON(chipscope Pro –integrated Controller) 。

第六步: 在弹出的窗口中点击Generate就可以了。

第七步: ICON生成完成后，再双击IP Catalog窗口的Debug&Verification下的ILA(Chipscope Pro –Integrate Logic Analyzer)。

第八步: 在ILA的配置可以根据自己的需要来选择，我们这里不强求，我们这里选择一个触发Group，选择数据的采样深度为2048,就是一次采样2048个点，这个深度当然越大越好，但FPGA资源有限啊！设置完后点击Next。

也会用到Chipscope, 这样程序中基本上的信号都能观察了。

设置完后再Generate。

第十步: 这样我们所需的Chipscope文件都已经生成好了，我们可以在eeprom_test 的目录下看到生成的文件，特别要注意下图中我用红色圈出来的文件，如果在其它的工程中我们需要使用Chipscope的话，只要把这四个文件拷过去就好了，不要费老大力气的再重新生成一边。

接下来是Analyzer：点击Open cable按钮建立JTAG连接。

如果开发板和JTAG连接正常的话，Chipscope能找到开发板使用的FPGA芯片。

点击OK把Data Port里的CH0 ~CH７组合成一个组，方法是按Ctrl键，再选择Data port 里的CH0~CH7, 点击右键，选择Move to Bus->New Bus。

实验【chipscope使用】：芯片调试实验

实验：芯片调试实验芯片调试实验实验内容这个实验将指导你通过加入ILA/ICON内核到设计来执行片上查证的过程。

实验目的完成这个实验后，你将能够：●生成一些能在PicoBlaze上运行的任务。

●使用Chipscope-Pro生成ILA 和ICON 内核，将其插入一个PicoBlaze设计中。

●下载位流，在硬件上运行程序。

●执行片上确认，通过Chipscope分析器查看波形。

实验步骤在这个实验中，你将要修正一个以PicoBlaze为目标板的应用软件，使用Chipscope-Pro执行片上确认。

这个实验包括五个主要步骤：●加入一个Chipscope工程文件到设计●修正ILA参数和连接●修正软件，更新设计●对于没有相连的转换输入，分配终端约束●执行片上查证根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。

如果对流程比较熟悉，可以跳过其中的一些操作。

注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。

设计总结你将使用Chipscope-Pro插入ICON 和ILA 内核到设计中，ILA内核触发端口从设计中的uar t_rx 和uart_tx 模块实现信号反馈，接着，当文本输入via hyperterminal后，建立的触发端口将捕捉数据。

当缓冲器满的时候，你将看见最终结果列在Chipscope中。

产生一个新的Chipscope-Pro工程步骤1启动ISE™ Project Navigator，打开工程文件。

1.打开Xilinx ISE软件，选择Start → Programs → Xilinx ISE 8.2i → Project Navigator2.选择File → Open ProjectVerilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab43. 选择chipscope.ise点击Open通过Project Navigator生成一个新的Chipscope-Pro工程1.在Project Navigator中选择Project New Source，打开新的源文件对话框，点击ChipscopeDefinition and Connection,命名为loopback_c s.点击<Next>继续2. 选择loopback作为源文件，点击<next>，然后点击<finish>，一个Chipscope-Pro源文件将被增加到Sources in Project窗口。

ise里用chipscope

Chipscope的使用本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。

好在自己恰好有ChipScope的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点概念，这次记一下，下次就不用绞尽脑汁了。

还要感谢King帮忙查找资料。

逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。

第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采用第二种方方法。

Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。

1. 首先用ISE对所设计的文件进行综合，然后再添加新建文件，选择ChipScope Definition 文件，选择完毕之后，添加到ISE工程。

2.对core Inserter进行配置，选择器件族，其它的默认即可，接下来是选择数据位宽，捕捉对比，进行信号连线等配置，可以根据自己的情况详细设置。

需要注意的是综合的设置需要保存Keep Hierarchy，防止优化过度。

3.按照以前运行ISE的步骤即可，知道最后下载到FPGA开发板，在ISE的最后会有ChipS cope Pro Analyze，然后点击，就运行逻辑分析仪。

然后点击JTAG连接方式，我的是用U SB的，然后选择[Device] configure 进行器件配置。

在window菜单下面可以选择触发设置窗口等选项，然后运行就可以观察你想要的波形了。

搭建Xilinx开发环境（3）…… 使用ChipScope进行调试Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。

ChipScope9使用方法

ChipScope9.1i 使用方法功欲善其事，比先利其器这话一点不假，近来一直在调教我的项目，发现光靠ModelSim的仿真是远远不够的。

因此为了完成对实际运行系统的调试，我们学习了ChipScope9.1i的使用，在学习的过程中我们发现网上流传的教程大概针对的是ISE6.2和ChipScope6.2版本的使用，而且还有一些讲的不太清楚的地方，为了便于大家的学习和少走弯路，我们决定补充一下那个简明教程，紧跟时代步伐么：）。

首先介绍一下我们使用的体统平台：ISE 9.1i 60天评估版ChipScope 9.1i评估版XUP V2卡发版好了下面开始我们的旅程！！！首先我们在ISE环境下建立一个项目：在弹出的下拉列表里我们可以选择项目类型，这里我们可以选择两种：一种是HDL，这样我们就可以在ISE下建立VHDL、Verilog文件然后综合实现了；另一种是老版本的简明教程所推荐的EDIF项目，这种项目是使用其他的综合工具（如Synplify Pro）来生成综合文件的，然后通过ISE完成对项目Netlist文件和ChipScope生成的Netlist文件的整合以生成实现文件的。

这里我们仅使用ISE来完成整个设计，所以选择HDL项目文件。

接下来添加一些VHDL源代码，这个网站不错里面有些很好的VHDL源代码，我们借用其中的gray_counter.vhd来生成项目。

添加一个Top文件来集成这个模块和将要加入的逻辑分析仪模块。

接下来就要用ChipScope来生成逻辑分析仪的核，首先打开Xilinx ChipScope Pro Core Generator。

如下图，选择第一项先生成一个逻辑分析仪控制器。

之后的窗口是指定输出网表文件、目标平台以及icon的一些参数。

其中最主要的是Number of Control Ports它指定了一个icon可以挂载几个ila而ila就是我们链接在信号上的探测点所以这个控制端口的数量一定要考虑清楚。

ChipScope培训

看我们的DEMO演示!
ＣｈｉｐＳｃｏｐｅ增强功能
• IBA （Integrated Bus Analyzer）：用来Debug
IBM coreconnect总线 • ATC（Agilent Trace Core）：Agilent为Xilinx FPGA开发的支持片外采样数据存储的设备。
缩略语解释
Chipscope Pro Core Inserter 流程
• Step1 : 综合的时候要保留设计层次
– XST 缺省设置是将设计打平以取得好的综合效果 – Synplifcity 缺省设置是保留设计层次
• Step2: 在ISE 中做Translate的时候需要设置
”Preserve Hierarchy on Sub module” . 缺省情况下为不设置.
Xilinx Shenzhen
什么是 ChipScope Pro?
ChipScopePro 是基于Xilinx FPGA的内嵌的逻辑分析仪。它只需要一个JTAG口就可以访问到FPGA 内部的所有信号。极大的方便了Xilinx FPGA的现场调试。
为什么要用 ChipScope?
•验证FPGA内部/外部的功能 •探测不容易看到的信号 •避免购买昂贵的“逻辑分析仪”
从windows 开始菜单单独启动
• Step4: 设置输入网表和输出网表,输出目录,
器件类型
– 一般情况下只需将输入网表设置为工程目录下translate后的输出网表即可,工具会自动设置缺省的输出目录和输出网表文件名
Chipscope Pro Core Inserter 流程
Chipscope Pro Core Inserter 流程
• 启动Chipscope Pro Analyzer

ChipScope工具使用技巧

下面介绍一个十分简单工具，完成向FPGA或加载EPROM中写程序版本号的功能。这个功能也许因为太简单，而被大家忽略了。但是使用它确实能很好的防止版本混淆。
以我们3G研发为例，现行单板（BPU，TRIF，BIF，TRDU等）中大量使用FPGA，而在调试过程中，根据不同需要产生了许多FPGA程序版本。现在的区分方法是在FPGA上贴上版本标签。但是如果更新FPGA程序时没有及时更改标签或者标签破损，将混淆版本。
图9：将版本号写入结烧文件（bit文件）
另外，8个16进制数需要制定规则，是大家容易得到版本信息。如规定前两个数为版本号,然后用一个F分割，第四位表示功能（如PRACH：0，公共信道：1，专用：2，等等），再用一个F分割，后三位为自定义版本号。如Node B 2.0,的PRACH信道，第001版，可以写成：20F0F001。
图1：ChipScope Core Generator
ChipScope Analyzer的作用是根据生成的工程，接收JTAG传输的FPGA内部信号，再现为波形。其使用界面就像是JTAG Programer（下载工具）＋Agilent 逻辑分析仪。
前两项使用方便，不需冗述。下面着重介绍一下ChipScope Core Inserter。该模块完成读取并分析原设计的网表，设置待分析信号，设定触发条件，和自动生成的该在线逻辑分析仪lP核的网表，并将网表插入到原设计的网表中去。其实最方便的使用方法是不手工使用ChipScope Core Generator，而直接使用ChipScope Core Inserter，完成逻辑分析仪模块的设定，自动生成的在线逻辑分析仪的网表，并将网表插入到原设计的网表中生成.ngo文件，然后跳过Translate（Design Manager的 Flow Engine）这一步骤，按Map-Place&Route-Configure顺序生成结烧文件（.bit,etc）。下载到FPGA后，上测试环境，用ChipScope Analyzer读取波形。

Chipscope 简明教程

Chipscope 简明教程stevechou@一、操作环境本教程假定用户已有安装好仿真、综合、ISE和相应的Chipscope，教程使用的环境如下：仿真：Modelsim 5.8综合：Synplify pro 7.5.1布局：ISE 6.2分析：Chipscope 6.2二、RTL设计及其仿真RTL 源代码参见rtl/lfsr.v，testbench 参见rtl/lfsr_tb.v，其仿真波形如下：三、逻辑分析仪产生逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。

而Core Generator 的流程为：1）调用Core Generator 产生逻辑分析仪的Netlist；2）修改用户的RTL，插入逻辑分析代码；3）布置和布局；4）产生bit 文件下载验证。

因为使用Core Inserter 需要在网表中搜索信号，相对修改RTL 来说比较麻烦，并且每次修改RTL 后需要重新插入逻辑分析仪，故本教程以Core Generator 流程为例，这样每次修改RTL 后，只需要重新综合、布置和布局即可。

1）从“开始”-->“程序”-->“ChipScope Pro 6.2”--> “ChipScope Pro Core Generator”2）选择ICON，即集成控制器产生3）选择输出目录和设备家族4）选择语言和综合工具5）点击“Generate Core”产生集成控制器6）点击“Start Over”，回到主菜单，选择“ILA”，即产生集成逻辑分析仪7）选择输出目录、设备家族和采样时钟边缘8）在Trigger Width 框填入触发宽度329）选择“Data Same AsTrigger”，即数据端口和触发端口相同；从Data Depth下拉框选择采样深度，“Number of Block RAMs”处将同时显示需要的Block RAM 块数，对于Sparten II 200 来说，共有14 块Block RAM，注意不要超过限制10）选择语言和综合工具11）点击“Generate Core”产生集成逻辑分析仪Chipscope 将在相应目录产生以下主要文件：icon.edn 集成控制器的网表icon.ncf 集成控制器的网表约束文件icon_synplicity_example.v 集成控制器的嵌入例子代码ila.edn 集成逻辑分析仪的网表ila.ncf 集成逻辑分析仪的网表约束文件ila_synplicity_example.v 集成逻辑分析仪的嵌入例子代码用户需要依照例子代码修改RTL 代码，以下示出最后的结果，请特别注意红色部分：//-----------------------------------------------------------------//// ICON core wire declarations////-----------------------------------------------------------------wire [35:0] control0;//-----------------------------------------------------------------//// ICON core instance////-----------------------------------------------------------------icon i_icon(.control0(control0));//-----------------------------------------------------------------//// ILA Core wire declarations////-----------------------------------------------------------------wire [31:0] trig0;//-----------------------------------------------------------------//// ILA core instance////-----------------------------------------------------------------ila i_ila(.control(control0), //控制器接口.clk(clk), //采集的时钟.trig0(trig0));assign trig0 = q; //需要采集的信号列表四、综合代码将文件icon_synplicity_example.v、ila_synplicity_example.v和lfsr.v添加到工程中综合：五、布置、布局和下载电路将icon.edn 、icon.ncf 、ila.edn 和ila.ncf 拷贝到综合器生成 edf 的目录。

chipscope使用方法

chipscope的学习与使用(1) chipscope有三个主要的功能：1、ChipScope Core Inserter配置ICON核配置ILA核触发参数、捕获参数、网线连接2、ChipScope Pro Analyzer初始化边界扫描链，选择芯片型号配置芯片(JTAG CLOCK)设置触发条件观察信号波形3、ChipScope Pro Generator生成ICON核生成ILA核通过功能1生成了一个CDC文件，在这个CDC文件中需要配置一下触发参数的个数、深度以及连接。

最后工程需要重新run一下。

功能1通过后，可以双击Analyze Design Using ChipScope来启动分析仪，通过分析仪可以查看CDC 文件中配置的连线的波形。

功能3是一个集成功能，它把功能1和功能2集成为一个功能。

功能3需要打开ChipScope Pro Generator软件，在这个软件中新建一个工程，配置芯片型号以及合适的语言(V erilog HDL)，配置ICON核和ILA核。

之后在工程中加入这两个文件：xxx_icon.xco和xxx_ila.xco文件在工程.v文件中加入ICON核和ILA核的调用，这时不需要把cdc文件，而且CDC文件需要从工程中移除。

下面是一个小的例子(调用ICON核和ILA核)：wire [w_icon-1 : 0] con;wire [w_trig-1 : 0] p_data;xxx_icon u_icon(.CONTROL0(con));xxx_ila u_ila(.CLK(clk),.CONTROL(con),.TRIG0(p_data));最后再打开分析仪就可以来查看波形了，如果需要有时候可以再次加载CDC 文件。

以下是具体的操作说明：ChipScope Pro Generator打开方式：(见图《软件打开》)开始->程序->Xilinx ISE Suite 12.4->ISE Design Tools->CORE Generator打开这个软件后，新建一个工程。

ChipScope使用说明

ChipScope使用说明目录1.建立工程...................................................................................................... 错误！未定义书签。

2.插入及配置核 (3)2.1运行Synthesize (3)2.2新建cdc文件 (3)2.3 ILA核的配置 (4)3. Implement and generate programming file (7)4.利用Analyzer观察信号波形...................................................................... 错误！未定义书签。

4.1连接器件........................................................................................... 错误！未定义书签。

4.2下载配置fpga (9)4.3载入信号端口名 (10)4.4设置触发信号 (10)4.5运行并观察信号波形 (11)补充 (12)1.建立工程ChipScope是配合Xilinx Ise使用的片内逻辑分析工具，使用的第一步是建立ise工程文件，详细步骤可参考ise使用说明。

如果已有建好的ise工程，可跳过此步骤，打开已有工程即可。

建立工程时注意正确添加.v源文件和.ucf管脚配置文件。

2.插入及配置核这里介绍的是ICON核和ILA核的使用方法。

ILA核提供触发和跟踪功能，根据用户设置的触发条件捕获数据；然后在ICON的控制下，通过边界扫描口将数据上传到PC；最后在Analyzer中显示出信号波形。

2.1运行Ise的Synthesize单击选中sources栏中的顶层源文件，右键点击processs栏中的Synthesize，点击Run，进行代码综合。

chipscope daraport名称 -回复

chipscope daraport名称-回复Chipscope是一个集成电路调试和验证工具，它广泛应用于FPGA（可编程逻辑设备）设计和开发中。

Daraport是Chipscope工具的一种名称，用于帮助工程师在FPGA设计中解决调试和验证方面的问题。

本文将逐步回答关于Chipscope Daraport的一些重要问题，以便读者更好地了解这个工具的功能和用法。

第一步：Chipscope Daraport是什么？Chipscope Daraport是一个基于Chipscope工具的插件，用于辅助FPGA设计人员进行电路调试和验证。

它提供了一种简单而强大的方式来监视和分析FPGA设计中的信号波形，并帮助工程师查找和定位电路中的故障。

第二步：为什么需要Chipscope Daraport？在FPGA设计和开发中，调试和验证是不可或缺的步骤。

当工程师面临诸如时序问题、电路故障、数据溢出等常见问题时，Chipscope Daraport 能够提供一种快速和准确的解决方案。

借助于该工具，工程师可以方便地观察和分析FPGA设计中的关键信号，从而更好地理解和定位问题。

第三步：Chipscope Daraport的主要功能是什么？Chipscope Daraport具有以下主要功能：1. 信号捕获：Chipscope Daraport可用于捕获FPGA设计中的关键信号，并提供波形展示和分析功能。

工程师可以选择需要监视的信号，并在调试期间实时查看其波形。

2. 时序分析：该工具还提供了丰富的时序分析功能，可以帮助工程师评估FPGA设计中信号的延迟和峰值电压。

通过准确的时序分析，工程师能够更好地了解信号传输过程中的潜在问题。

3. 故障定位：Chipscope Daraport可用于追踪和定位FPGA设计中的故障。

工程师可以通过观察信号波形和时序关系，精确定位故障发生的位置，并随后采取相应的纠正措施。

4. 远程调试：Chipscope Daraport还支持远程调试功能，使工程师可以在FPGA设计位于远程位置时，通过网络连接进行调试和验证。