第6章、触发器和时序逻辑电路
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。
状态转换图如图A6.3【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图A6.7。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
填空与选择数电(6-9)
第6章时序逻辑电路一、填空题1. 任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路叫时序逻辑电路。
2. 时序逻辑电路由组合逻辑电路和触发器两部分组成。
3. 时序逻辑电路的功能表示方法有特性表、特性方程、状态转化图和时序图。
4. 时序逻辑电路按触发器时钟端的连接方式不同可以分为同步时序逻辑电路和异步时序逻辑电路两类。
5. 可以用来暂时存放数据的器件叫寄存器。
6. N级环形计数器的计数长度是；N级扭环形计数器的计数长度是；N级最大长度移存型计数器的计数长度是。
7. 在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用同步计数器。
8. 3级触发器若构成环型计数器，其模值为 3 ，若构成扭环型计数器，则其模值为 6 。
9. 由4级触发器构成的寄存器可以存入 4 位二进制代码。
10. 由8级触发器构成的二进制计数器模值为。
11．由8级触发器构成的十进制计数器模值为。
12. 一般地说，模值相同的同步计数器比异步计数器的结构复杂，工作速度快。
13. 已知进制加法计数器的状态转换图如图6.1所示，它是采用5221bcd编码的计数器。
图6-1；14. 移位寄存器的主要功能有、、、。
15．按计数器中各触发器状态更新的情况不同，可将计数分为同步计数器、两种类型。
16. 由8个触发器构成的二进制计数器，它的计数状态最多为256 个。
17．集成计数器的模值是固定的，但可以用反馈清零法和反馈置数法来改变它们的模值。
18．通过级联方法，把两片4位二进制计数器74LS161连接成为8位二进制计数器后，其最大模值是256 。
19. 通过级联方法，把3片4位十进制计数器74LS160连接成为12位十进制计数器后，其最大模值是1000。
20. 在设计序列信号检测器时，如果被检测的序列信号的序列长度是7位，则用于表示该电路的最简原始状态转换图的状态个数是7 个。
二、单向选择题1．由3级触发器构成的环型和扭环型计数器的计数模值依次为（）。
第6章 时序逻辑电路(sequential logic)
第6章 时序逻辑电路（Sequential Logic）Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。
在VHDL中，sequential logic一般都会写在process之中，下面会将process 的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。
6-1 Process的语法结构Process是sequential logic必须使用的语法，以下是process的语法结构。
[ Label ： ]process[(sensitivity list)]Declaration Zone；begin ．process Body Zone；end process [Label]；在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。
Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。
否则让人看后更迷糊的1abel还不如省略的好。
在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。
在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。
在begin之后的则是process要处理信号的区域，也是整个process的核心区域。
当完成信号状态的设定后，要有end process作为一个process的结束。
若之前使用了1abel的话，在end process之后还要把label补上。
以下是一个没有特别声明的process。
ARstDFF : process (rst, clk)beginif rst = ‘0’ thenq <= ‘0’;elsif clk =’1’ and clk’event thenif ce = ‘0’ thenq <= d;end if;end if;end process ARstDFF;在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第6章-时序逻辑电路
6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
数字电路与逻辑设计微课版(第6章 时序逻辑电路)教案
第6章时序逻辑电路本章的主要知识点时序逻辑电路的基本知识、时序逻辑电路的分析和设计、关于自启动的修正问题、常用的中规模时序电路。
1.参考学时10学时（总学时32学时，课时为48课时可分配12学时）。
2.教学目标（能力要求）●掌握同步时序逻辑电路的分析和设计方法；●掌握电路挂起的修正方法；●掌握常用的中规模时序逻辑电路（计数器、寄存器）的外部特性及使用方法；●掌握脉冲异步时序逻辑电路的分析和设计方法；●掌握中规模时序逻辑电路的分析和设计方法。
3.教学重点●同步时序逻辑电路的设计：包括设计中的原始状态图、状态表、状态化简、状态编码、确定激励函数和输出函数等；●同步时序逻辑电路的自启动的分析：能根据设计好的电路分析电路是否存在自启动的问题，并学会修正它。
●脉冲异步时序逻辑电路的分析和设计方法：了解和同步时序逻辑电路的分析和设计方法的差异性，并熟练掌握脉冲异步时序逻辑电路的分析和设计方法●中规模时序逻辑电路的外部特性及使用方法：通过理论分析来学习常用中规模时序逻辑电路的外部特性及使用方法，通过具体实例来学习中规模时序逻辑电路的分析和设计方法4.教学难点●原始状态图：学生开始不知道如何增加状态，什么时候增加状态●自启动的修正：学生能分析出挂起，但是对于修正比较困难●脉冲异步时序逻辑电路的分析：当脉冲异步时序逻辑电路的存储电路是没用统一时钟端的钟控触发器时，如何分步找到每个触发器的时钟的跳变时刻对学生来说是一大挑战●计数器的使用方法：掌握置数法、清零法、级联法实现任意模的计数器5.教学主要内容（1）时序逻辑电路概述（15分钟）（2）小规模时序逻辑电路分析（120分钟）➢小规模时序逻辑电路的分析方法和步骤➢小规模同步时序逻辑电路的分析➢小规模异步时序逻辑电路的分析（3）小规模时序逻辑电路设计（180分钟）➢小规模时序逻辑电路的设计方法和步骤➢小规模同步时序逻辑电路的设计➢小规模异步时序逻辑电路的设计（4）常用中规模时序逻辑电路（45分钟）➢集成计数器➢寄存器（5）中规模时序逻辑电路的分析和设计（90分钟）➢中规模时序逻辑电路的分析➢中规模时序逻辑电路的设计6.教学过程与方法（1）时序逻辑电路概述（15分钟）简要介绍时序逻辑电路的结构、特点、分类和描述方法等。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
第六章时序逻辑电路
CLK异0为步计计数数输器入与端、同Q步0为计输数出器端比，二，进具制有计如数下器 特点： CLK* 1电为计路数简输单入；端、Q3为输出端，五进制计数器 CLK* 1速与Q度0慢相连；、CLK0为输入端、Q3为输出端，十进制计数器
四、任意进制计数器的构成方法 设已知计数器的进制为N,要构成的任意进制计数
圆圈表示电路的各个状态，箭头表示状态表示的方向， 箭头旁注明转换前的输入变量取值和输出值
三、状态机流程图（SM图） 采用类似于编写计算机程序时使用的程序流程图的形
式，表示在一系列时钟脉冲作用下时序电路状态的流程以及 每个状态下的输入和输出。
四、时序图 在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图。
电路在某一给定时刻的输出
取决于该时刻电路由的触输发入器保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
例：串行加法器电路
利用D触发器 把本位相加后 的进位结果保 存下来
时序电路在结构上的特点：
（1）包含组合电路和存储电路两个组成部分
（2）存储输出状态必须反馈到组合电路的输入端，与输入 信号共同决定组合逻辑电路的输出
串行进位方式以低位片的进位输出信号作为高位片的时 钟输入信号;
并行进位方式以低位片的进位输出信号作为高位片的 工作状态控制信号（计数的使能信号），两片的CLK同时接 计数输入信号。
二、异步计数器
B、减法计数器
二、异步计数器
B、减法计数器
根据T触发器的翻转规律即可画出在一系列CLK0脉冲信号 作用下输出的电压波形。
2、异步十进制计数器
J K端悬空相当于接逻辑1电平 将4位二进制计数器在计数过程中跳过从1010到1111这6个状态。
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
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2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
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3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
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J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
第6章 时序逻辑电路
n n （3）输出方程 Y = Q2 Q3
2、列状态转换表 CP的顺序 0 1 2 3 4 5 6 7 0 1 现态 次态 0 0 0 1 1 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1
Q1n 1 T1 Q1n X Q0n Q1n n Q0 T0 Q0n 1 Q0n Q0n
3
计算、列状态表
输入 X 0 0 0 0 1 1 1 1 现
n 1
态
n 0
次
态
输出
Q X Q Q n1 Q0 Q0n Y Q1nQ0nCP
5.2.1 同步时序逻辑电路的分析方法
基本步骤：
1.根据给定电路写出其时钟方程、输出方 程、驱动方程 2.求状态方程。
触发器输入信号的逻辑函数式
3.进行状态计算。把电路的输入和现态各种可能取值组 合代入状态方程和输出方程进行计算,得到相应的次态 和输出。 4.画状态图(或时序图)
时序电路分析过程示意图
X
& FF0 1T C1 Q0 FF 1 =1 1T C1 Q1
Y
例
“1”
CP
Q0
Q1
1
同步时序电路，时钟方程省去。 输出方程：
写 方 程 式
Y Q Q CP
n 1 n 0
T1 X Q0n 驱动方程： T0 1
2
求状态方程
T触发器的特性方程：
数电 第6章时序电路
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。
触发器和时序逻辑电路
课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。
门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，=0。
这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。
如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。
这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。
如果它的初始状态为“1”态，触发器人保持“1”太不变。
(完整word版)数字逻辑第六章
第六章时序逻辑电路1 ：构成一个五进制的计数器至少需要（）个触发器A：5B：4C：3D：2您选择的答案: 正确答案: C知识点：n个触发器可构成一个不大于2n进制的计数器。
A -————-————-——-——--——------——--——----——--———-——-—-———————--—-—————-——--————-—2 ：构成一个能存储五位二值代码的寄存器至少需要（）个触发器A:5B：4C:3D：2您选择的答案：正确答案： A知识点：一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。
—-————-—---—---—-—-——--—-—-—----————---—---———--—---—--——---—-------—-——--——3 : 移位寄存器不具有的功能是（）A:数据存储B：数据运算C：构成计数器D:构成译码器您选择的答案: 正确答案: D知识点：移位寄存器不仅可以存储代码,还可以实现数据的串行—并行转换、数值的运算、数据处理及构成计数器。
-—-—————---—--——--—-——---——-———-—--—---——---————-————-----——-—--—-————--————4 ：下列说法不正确的是（）A:时序电路与组合电路具有不同的特点,因此其分析方法和设计方法也不同B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能您选择的答案：正确答案： D知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述。
——---—-——-—————--—-——----—---—-—---—-——--—-—------————-——--——--———--—-------5 : 下列说法正确的是（ )A:时序逻辑电路某一时刻的电路状态仅取决于电路该时刻的输入信号B：时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态C:时序逻辑电路某一时刻的电路状态不仅取决于当时的输入信号,还取决于电路原来的状态D:时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中组合电路是必不可少的您选择的答案: 正确答案： C知识点:时序逻辑电路的特点：时序逻辑电路中，任意时刻的输出不仅取决于该时刻的输入,还取决于电路原来的状态.时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中存储电路是必不可少的。
第六章 时序逻辑电路
6.2.时序逻辑电路的分析方法
一、状态转换表： 根据状态方程将所有的输入变量和电路初态的取 值，带入电路的状态方程和输出方程，得到电路次态 （新态)的输出值，列成表即为状态转换表
图6.2.1 此电路没有输入变量，属于穆尔型的时序逻辑电 路，输出端的状态只决定于电路的初态。
6.2.时序逻辑电路的分析方法
Q1* (Q2Q3 ) Q1 Q2 * Q1Q2 Q1Q3Q2 Q * Q Q Q Q Q 1 2 3 2 3 3
(3)输出方程：
Y Q2Q3
6.2.时序逻辑电路的分析方法
6.2.2时序逻辑电路的状态转换表、状态转换图、状态 机流程图和时序图
*
可得逻辑电路的状态方程：
J 0 K0 1 J Q , K 1 1 3 1 J 2 K2 1 J 3 Q1Q2 , K 3 1
Q * Q1 * Q2 Q * 3
* 0
Q0 Q3Q1 Q2 Q1Q2Q3
D1 Q1 D2 A Q1 Q2
（3) 输出方程：
Q1n 1 D1 Q1 n 1 Q2 D2 A Q1 Q2
图6.2.4
Y [( AQ1Q2 ) ( AQ1Q2 )] AQ1Q2 AQ1Q2
6.2.时序逻辑电路的分析方法
例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能， 写出它的驱动方程、状态方程和输出方程，写出电路 的状态转换表，画出状态转换图和时序图。
图6.2.1
解：(1) 驱动方程： J1 (Q2Q3 ), K1 1 K 2 (Q1Q3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
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CP R
S Q Q
不定
同步 R-S 触发器的小结
Q
＆ ＆
Q
RD
＆
＆
SD
1.当CP = 0 时,无论R、S 为何种取值组合，输出端 均“保持原态”；
R
CP
S
2.只有当CP=1时, 控制端 R、S的取值组合才会在输 出端有所反映，即有所谓 “功能表”。
Q
Q 逻辑 符号
Q
Q
R D R C S SD
R D R C S SD
同步RS触发器的电路结构与工作原理
平时常 为 1
RD
Q
＆ ＆
Q
平时常 为 1
SD
＆
＆
直接清零端
直接置位端
R
“ 同步 ”的含义：由时钟CP决定R、S能 否 对输出端起控制作用。
CP
S
输出保 持原态
RD
Q
＆ ＆
Q
输出保 持原态
SD
1
＆
1
＆
被封锁
R CP
被封锁
S
0
输出保 持Leabharlann 态RDQ＆ ＆
Q
输出保 持原态
主从型 RS 触发器
该主从型RS触发器 是下降沿触发。
S D2
SD S 0 CP
R RD
S D1
Q
＆ ＆
0 0 1 1 1 1
1 1 0 0 1 1
Q
Q n 表示触发器的原状态 ； Q n + 1 表示触发器的下状态 。
RD 1
SD 1
4. 输入 R D = 0，S D = 0 时 ： 1
Q
X ＆ ＆
Q
X
1
a
RD 0
b
SD 0
不管Q的初始状态是什 么，当 R D ＝ S D＝0 同时存 在时，Q、 全是 1。 Q
在前面所学习的组合逻辑电路中， 仅仅决定于 当时的 输入
. . .
组 合 逻 辑 电 路
. . .
当时的 输出
构成组合逻辑电路 的基本单元是门电路
而在“时序逻辑电路”中，
不仅与
当时的 输入
有关 而且与 有关
. .
. .
. .
过去的 输出
时 序 逻 辑 电 路
.
.
.
当时的 输出
这， 就要求时序逻辑电路必须 具有记忆功能 !
X
Q
Q
X
& a 0 R D
& b
SD 0
1 1 当 R D = S D = 0且同时变为 1时，翻转 快的门输出变为 0，另一个门则不翻转。 一般并不了解门的翻转速度 ，故而该电 路的输出端可能处于失控状态 。通常 “ 禁止 ” D 和D 出现 这种变化。 R S
1
Q
Q
1
0 如前所述，当 R D = S D = 0 时，只要 它们不同时变为 1， 输出Q n+1总会有唯 一值 !
1、基本RS触发器是双稳态器件，只要令 R D = S D = 1，触发器即保持原有状态。稳态 情况下，两输出互补。一般定义Q端的 状态代表整个触发器的状态。 2、在输入端加入负脉冲，可以使触发器状态 S 发生变化： D 端加入负脉冲，使Q = 1， D S 称为“置位”或“ 置 1 ”端；R D 端加入负脉 D 冲，使Q = 0， R称为“复位”或“ 清 0 ” 端。
SD
R
CP
S
这根红颜色的线还 表示一重含义：“高电 即 平有效”， “ 只有 在时钟 CP＝1时，它 才表现出应有的逻辑 功能； 如果CP＝0，输出 端 Q 则保持原状态”。
Q
＆ ＆
Q
前提：在 CP＝1时才有 同步 RS 触发器的功能表 R
0 0 1 1
RD
＆ ＆
SD
S
0 1 0 1
Qn+1
保 1 0 禁 止 持
它就具有记忆功能。 我们将要学习的“触发器”，
触发器如何分类 ? 按逻辑功能划分 ： R - S 触发器 ； D 触发器 ； J - K 触发器 ； 等等。 按触发方式划分 ： 电平触发方式 ； 主从触发方式 ； 边沿触发方式 。
§6. 2 触发器的电路结构和动作特点 6.2.1 基本 RS 触发器 基本RS触发器（又称R-S锁存器）是 各种触发器电路中结构形式最简单的 一种。同时，它又是许多复杂电路结 构触发器的一个组成部分。
RD —— 直接复位端；SD —— 直接置位端；
基本RS触发器叫做直接置位、复位触发器。
R D S D Qn
Q n+1
0 1 1 0
Q
1 0 1 0
X X X X
0 1 保持 禁止
Q
RD
例：画出基本RS触发器 的输出端波形图，假设 Q端的初始状态为 0 。
SD
＆ ＆
Q
RD
SD
Q
基本 R-S 触发器的小结
(1). 设Q的 初始状态为 1
Q Q
(2). 设Q的 初始状态为 0
Q Q
1
0
＆ ＆
1 1
0
1
1
＆
＆
0
0
RD
0
SD 1
RD
0
1 SD 1
结论：当 R D ＝0、S D ＝1时，不管Q端 的初始状态是什么，最终必为 0！
Q
＆ ＆
Q
RD
SD
Qn
0 1
Q n+1
0 0
0 0
1 1
RD 0
SD 1
Q n ：输入信号到来前触发器的状态，
基本 RS 触发器的电路结构与动作特点
电路结构和工作原理
反馈
Q
反馈
Q
两个输出端 定义Q=1、Q=0为 触发器的1状态； 定义Q=0、Q=1为 触发器的0状态；
& a
& b
RD
复位输入端 使Q端为 0
SD
置位输入端 使Q端为 1
正是由于引 入反馈，才 使电路具有 记忆功能 !
1. 输入 R D = 0，S D = 1 时 ：
SD
RD
0
＆
1
＆
1
0
1
R
CP
S
1
输出端 Q 被清“ 0 ”
Q
Q
1
＆ ＆
0
SD
CP R S Qn Q n+1 1 1 1 0 0 X 0 1 X 1 0 X 保持 1 0
RD
0 1
＆ ＆
1 1 0
CP S
1
R
0 1
(4). 输入 R = 1， S = 1 时 ： 禁止R与S同时 从11变化为00!
第6章
触发器和时序逻辑 电路
§6.1 概述 §6.2 触发器的电路结构和动作特点 §6.3 触发器的逻辑功能及其描述方法
§6.4 时序逻辑电路的分析方法
§6.5 常用的时序逻辑电路
§6.1 概述
能够存储1位二值信号的基本单元 电路统称为触发器。 触发器的特点： 1、具有两个能自行保持的稳定状态，用来表示逻 辑状态的0和1。 2、根据不同的输入信号可以置成1或0状态。 触发器的输出状态不仅和当时的输入有关，还 与它的历史状态有关。触发器具有记忆功能!
Q Q
(2). 设Q的 初始状态为 1
Q Q
1
1
＆ ＆
0
0
0
0
＆ ＆
1
1
0 RD 1
1
SD 1
RD 1
1
0 SD 1
结论：当 R D＝1、S D ＝1时，不管Q的 初始状态是什么，最终保持原状态 !
RD
SD
Qn 0 1 0 1 0 1
Q n+1 0 0 1 1 0 1 对下图电路来 说，若 RD 、SD 不一样 ，则 Q n+1 = RD。 称为“保 持” !
SD
1
＆
1
＆
被封锁
R CP
被封锁
S
0 不管R、S取何种组合，输出都保持原态 !
输出遵 循功能 表之值
RD
Q
＆ ＆
Q
输出遵 循功能 表之值
SD
＆
R
S
＆
被打开
R CP
被打开
S
1
输出遵 循功能 表之值
RD
Q
＆ ＆
Q
输出遵 循功能 表之值
SD
＆
R
S
＆
被打开
R CP
被打开
S
1 只有在 CP＝1 时，才有下面的功能表 。
6.2.2 同步RS触发器
在数字系统中，为协调各部分的动作，常 常要求某些触发器于同一时刻动作。
为此，必须引入同步信号，使这些触发器 只有在同步信号到达时才按输入信号改变状态。 通常把这个同步信号叫做时钟脉冲，或称为时钟 信号，简称时钟，用CP表示。
受时钟脉冲控制的触发器统称为时钟触发 器，以区别于直接置位、复位触发器。 同步RS触发器就是一种时钟触发器。
(1). 输入 R = 0， S = 0 时 ： 输出端 保持原状态
Q
＆ ＆
Q
RD
SD
1
＆
1
＆
0
R CP S
0 1
输出 保持
Q
＆
＆
Q
CP R S Qn Q n+1 1 0 0 X 保持
RD
SD
1
＆ ＆
1 0
CP S
0
R
1
(2). 输入 R = 0， S = 1 时 ：
输出端 Q 被置“ 1 ”