第6章 时序逻辑电路
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第6章 时序逻辑电路(sequential logic)
第6章 时序逻辑电路（Sequential Logic）Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。
在VHDL中，sequential logic一般都会写在process之中，下面会将process 的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。
6-1 Process的语法结构Process是sequential logic必须使用的语法，以下是process的语法结构。
[ Label ： ]process[(sensitivity list)]Declaration Zone；begin ．process Body Zone；end process [Label]；在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。
Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。
否则让人看后更迷糊的1abel还不如省略的好。
在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。
在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。
在begin之后的则是process要处理信号的区域，也是整个process的核心区域。
当完成信号状态的设定后，要有end process作为一个process的结束。
若之前使用了1abel的话，在end process之后还要把label补上。
以下是一个没有特别声明的process。
ARstDFF : process (rst, clk)beginif rst = ‘0’ thenq <= ‘0’;elsif clk =’1’ and clk’event thenif ce = ‘0’ thenq <= d;end if;end if;end process ARstDFF;在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第6章-时序逻辑电路
6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
第六章 时序逻辑电路
Y Q* 0 0 0 1 0 1 0 0 0 1 1
0 0 1 0 0
图6.2.2
6.2.时序逻辑电路的分析方法
三、时序图： 在时钟脉冲 序列的作用下， 电路的状态、输 出状态随时间变 化的波形叫做时 序图。由状态转 换表或状态转换 图可得图6.2.3所 示 图6.2.3
6.2.时序逻辑电路的分析方法
K1 1
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q J Q K Q
*
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
K1 1 J 1 ( Q 2 Q 3 ) , K 2 ( Q 1Q 3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
设初态Q3Q2Q1=000，由状态方程可得：
CLK Q3 Q2 Q1 Q *3 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0
Q *2 Q *1 Y 0 1 0
Q 1 * ( Q 2 Q 3 ) Q 1 Q 2 * Q 1 Q 2 Q 1Q 3 Q 2 Q * Q Q Q Q Q 1 2 3 2 3 3
1 1 0 0 1 0 0
0 1 0 1 0 0 0
0 0 0 0 0 1 1
由状态转换表可知，为七进制加法计数器，Y为进位 脉冲的输出端。
6.2.时序逻辑电路的分析方法
二、状态转换图： 将状态转换表以图形的方式 直观表示出来，即为状态转换图 由状态转换表可得状态转换图 如图6.2.2所示
CLK Q3 Q2 Q1 0 0 0 0 1 0 0 1 2 0 1 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
数字电路与逻辑设计微课版(第6章 时序逻辑电路)教案
第6章时序逻辑电路本章的主要知识点时序逻辑电路的基本知识、时序逻辑电路的分析和设计、关于自启动的修正问题、常用的中规模时序电路。
1.参考学时10学时（总学时32学时，课时为48课时可分配12学时）。
2.教学目标（能力要求）●掌握同步时序逻辑电路的分析和设计方法；●掌握电路挂起的修正方法；●掌握常用的中规模时序逻辑电路（计数器、寄存器）的外部特性及使用方法；●掌握脉冲异步时序逻辑电路的分析和设计方法；●掌握中规模时序逻辑电路的分析和设计方法。
3.教学重点●同步时序逻辑电路的设计：包括设计中的原始状态图、状态表、状态化简、状态编码、确定激励函数和输出函数等；●同步时序逻辑电路的自启动的分析：能根据设计好的电路分析电路是否存在自启动的问题，并学会修正它。
●脉冲异步时序逻辑电路的分析和设计方法：了解和同步时序逻辑电路的分析和设计方法的差异性，并熟练掌握脉冲异步时序逻辑电路的分析和设计方法●中规模时序逻辑电路的外部特性及使用方法：通过理论分析来学习常用中规模时序逻辑电路的外部特性及使用方法，通过具体实例来学习中规模时序逻辑电路的分析和设计方法4.教学难点●原始状态图：学生开始不知道如何增加状态，什么时候增加状态●自启动的修正：学生能分析出挂起，但是对于修正比较困难●脉冲异步时序逻辑电路的分析：当脉冲异步时序逻辑电路的存储电路是没用统一时钟端的钟控触发器时，如何分步找到每个触发器的时钟的跳变时刻对学生来说是一大挑战●计数器的使用方法：掌握置数法、清零法、级联法实现任意模的计数器5.教学主要内容（1）时序逻辑电路概述（15分钟）（2）小规模时序逻辑电路分析（120分钟）➢小规模时序逻辑电路的分析方法和步骤➢小规模同步时序逻辑电路的分析➢小规模异步时序逻辑电路的分析（3）小规模时序逻辑电路设计（180分钟）➢小规模时序逻辑电路的设计方法和步骤➢小规模同步时序逻辑电路的设计➢小规模异步时序逻辑电路的设计（4）常用中规模时序逻辑电路（45分钟）➢集成计数器➢寄存器（5）中规模时序逻辑电路的分析和设计（90分钟）➢中规模时序逻辑电路的分析➢中规模时序逻辑电路的设计6.教学过程与方法（1）时序逻辑电路概述（15分钟）简要介绍时序逻辑电路的结构、特点、分类和描述方法等。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电子技术 时序逻辑电路的分析与设计 国家精品课程课件
《数字电子技术》精品课程——第6章
FF0
FF1
1J
Q0 1J
Q1
时序逻辑电路的分析与设计
&Z
FF2
1J
Q2
C1
C1
C1
1K
1K
1K
Q0
Q1
Q2
CP
➢驱动方程：
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
简化状态图（表）中各个状态。 （4）选择触发器的类型。
（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。
（6）根据输出方程和驱动方程画出逻辑图。
返回 （7）检查电路能否自启动。
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
2．同步计数器的设计举例
驱动方程： T1 = X T2 = XQ1n
输出方程: Z= XQ2nQ1n
（米利型）
2.写状态方程
T触发器的特性 方程为：
Qn1 TQn TQn
Q 1nQ1QX21nn TX1QQ1n1nXTQX11nQ1n X Q1n
Q1n
Qn1 2
T2 Q2n
T2Qn2
T Q n 将T1、 T2代入则得X到Q两1n Q2n XQ1nQn2
0T1 = X0 0 0 0 0 0
0
求T1、T2、Z
0T2
0
=ZX=01QX1nQ10 2nQ010n
0 0
0 1
1 0
0 0
由状态方程
求Q2n+1 、 Q1n+1
第六章时序逻辑电路
CLK异0为步计计数数输器入与端、同Q步0为计输数出器端比，二，进具制有计如数下器 特点： CLK* 1电为计路数简输单入；端、Q3为输出端，五进制计数器 CLK* 1速与Q度0慢相连；、CLK0为输入端、Q3为输出端，十进制计数器
四、任意进制计数器的构成方法 设已知计数器的进制为N,要构成的任意进制计数
圆圈表示电路的各个状态，箭头表示状态表示的方向， 箭头旁注明转换前的输入变量取值和输出值
三、状态机流程图（SM图） 采用类似于编写计算机程序时使用的程序流程图的形
式，表示在一系列时钟脉冲作用下时序电路状态的流程以及 每个状态下的输入和输出。
四、时序图 在输入信号和时钟脉冲序列作用下，电路状态、
输出状态随时间变化的波形图。
电路在某一给定时刻的输出
取决于该时刻电路由的触输发入器保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
例：串行加法器电路
利用D触发器 把本位相加后 的进位结果保 存下来
时序电路在结构上的特点：
（1）包含组合电路和存储电路两个组成部分
（2）存储输出状态必须反馈到组合电路的输入端，与输入 信号共同决定组合逻辑电路的输出
串行进位方式以低位片的进位输出信号作为高位片的时 钟输入信号;
并行进位方式以低位片的进位输出信号作为高位片的 工作状态控制信号（计数的使能信号），两片的CLK同时接 计数输入信号。
二、异步计数器
B、减法计数器
二、异步计数器
B、减法计数器
根据T触发器的翻转规律即可画出在一系列CLK0脉冲信号 作用下输出的电压波形。
2、异步十进制计数器
J K端悬空相当于接逻辑1电平 将4位二进制计数器在计数过程中跳过从1010到1111这6个状态。
数字电子技术课件第六章 时序逻辑电路(调整序列码)0609
（3）移入数据可控的并行输入移位寄存器
Z
M
Z D3 X Q3MX Q3NX
N 0 1 0 1
Q3n+1 置0 Q3不变 Q3计翻 置1
0 0 1 1
X 0, Z D3 同步（并行）置数 X 1, Z M Q3 NQ3 右移
右移数据由MN组合而定
3、双向移位寄存器 加选通门构成。
t1
t2
t3
存1 个 数 据 占 用1 个 cp
D1 D2 D3、 Q1 Q2 Q3波形略
二、移位寄存器
移位：按指令(cp),触发器状态可 向左右相邻的触发器传递。 功能：寄存，移位。
构成：相同的寄存单元（无空翻触发器）
共用统一的时钟脉冲（同步工作） 分类：单向、双向
1、单向移位寄存器（4位，右移为例，JK触发器构成） （1）电路：4个相同寄存单元(4个JK触发器)； 同步cp为移位指令； 移1(即: Qn+1 =1) → J=1，K=0 移0(即: Qn+1 =0) → J=0，K=1
1
4个脉冲以后 可从Q3～Q0并 行输出1101
2、并行输入移位寄存器
可预置数的移 位寄存器
（1）选通门——与或逻辑，2选1数据选择器 A B X X:控制信号 F=AX+BX X=1,F=A X=0,F=B
1
&
≥1
F
（2）电路（4位，右移，JK触发器构成）
X控制信号：X＝0，置数； X＝1，右移。 Dr右移数据输入端。 D3～D0并行数据输入端。
X控制信号：X＝0，左移，DL左移数据输入端。 X＝1，右移，Dr右移数据输入端；
双向移位寄存器示例，X控制信号：X＝0，左移， X＝1，右移，
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
第6章 时序逻辑电路
n n （3）输出方程 Y = Q2 Q3
2、列状态转换表 CP的顺序 0 1 2 3 4 5 6 7 0 1 现态 次态 0 0 0 1 1 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1
Q1n 1 T1 Q1n X Q0n Q1n n Q0 T0 Q0n 1 Q0n Q0n
3
计算、列状态表
输入 X 0 0 0 0 1 1 1 1 现
n 1
态
n 0
次
态
输出
Q X Q Q n1 Q0 Q0n Y Q1nQ0nCP
5.2.1 同步时序逻辑电路的分析方法
基本步骤：
1.根据给定电路写出其时钟方程、输出方 程、驱动方程 2.求状态方程。
触发器输入信号的逻辑函数式
3.进行状态计算。把电路的输入和现态各种可能取值组 合代入状态方程和输出方程进行计算,得到相应的次态 和输出。 4.画状态图(或时序图)
时序电路分析过程示意图
X
& FF0 1T C1 Q0 FF 1 =1 1T C1 Q1
Y
例
“1”
CP
Q0
Q1
1
同步时序电路，时钟方程省去。 输出方程：
写 方 程 式
Y Q Q CP
n 1 n 0
T1 X Q0n 驱动方程： T0 1
2
求状态方程
T触发器的特性方程：
数电 第6章时序电路
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。
(完整word版)数字逻辑第六章
第六章时序逻辑电路1 ：构成一个五进制的计数器至少需要（）个触发器A：5B：4C：3D：2您选择的答案: 正确答案: C知识点：n个触发器可构成一个不大于2n进制的计数器。
A -————-————-——-——--——------——--——----——--———-——-—-———————--—-—————-——--————-—2 ：构成一个能存储五位二值代码的寄存器至少需要（）个触发器A:5B：4C:3D：2您选择的答案：正确答案： A知识点：一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。
—-————-—---—---—-—-——--—-—-—----————---—---———--—---—--——---—-------—-——--——3 : 移位寄存器不具有的功能是（）A:数据存储B：数据运算C：构成计数器D:构成译码器您选择的答案: 正确答案: D知识点：移位寄存器不仅可以存储代码,还可以实现数据的串行—并行转换、数值的运算、数据处理及构成计数器。
-—-—————---—--——--—-——---——-———-—--—---——---————-————-----——-—--—-————--————4 ：下列说法不正确的是（）A:时序电路与组合电路具有不同的特点,因此其分析方法和设计方法也不同B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能您选择的答案：正确答案： D知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述。
——---—-——-—————--—-——----—---—-—---—-——--—-—------————-——--——--———--—-------5 : 下列说法正确的是（ )A:时序逻辑电路某一时刻的电路状态仅取决于电路该时刻的输入信号B：时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态C:时序逻辑电路某一时刻的电路状态不仅取决于当时的输入信号,还取决于电路原来的状态D:时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中组合电路是必不可少的您选择的答案: 正确答案： C知识点:时序逻辑电路的特点：时序逻辑电路中，任意时刻的输出不仅取决于该时刻的输入,还取决于电路原来的状态.时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中存储电路是必不可少的。
时序逻辑电路
二、按照存储单元状态变化的特点，时序电路可以分成同步时序 电路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同一时钟 信号作用下同时发生的。而在异步时序电路中，各触发器状 态的变化不是同时发生，而是有先有后。异步时序电路根据 电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步 时序电路和电平异步时序电路。
111 0
0 11 0
/0
/0
11 0 1
0 111
/0
/0
1100 /0 1011 /0 1010 /0 1001 /0 1000
第六章 时序逻辑电路— 6.1 概述
Y(tn) = F[X(tn)，Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn)，Q(tn)] —— 状态方程（对与独立的一个RS、
JK、D触发器称为特征方程） Z(tn) = H[X(tn)，Q(tn)] —— 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，…, qL为状态变量，
001 /0
/0 010
011
/1
/1
/0
111
110
/0 101
/0 100
→代表转换方向，输入变量取值写出斜线之上，输出值写在斜线之 下。
时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫 做时序图。
CP
Q1
t
Q2
t
Q3
t
Y
t
t
第六章 时序逻辑电路— 6.3 常用的时序电路分析（寄存器）
一、寄存器：
维持阻塞结构的单拍工 作方式寄存器,其接收数 码时所有数码都是同时 读入的,称此种输入、输 出方式为并行输入，并 CP 行输出方式。
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①根据逻辑图求出时序电路的输出方程和各触发器的激励方程。输出方 程就是时序逻辑电路的输出逻辑表达式，它通常是现态的函数;激励方程 就是各触发器输入端的逻辑表达式。
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6.2 时序逻辑电路的分析方法
②根据已求出的激励方程和所用触发器的特征方程，获得时序电路的状 态方程。状态方程就是将各触发器的激励方程代入相应触发器的特性方 程中，便得到该触发器的次态方程，时序逻辑电路的状态方程由各触发 器次态的逻辑表达式组成。
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6.2 时序逻辑电路的分析方法
按触发脉冲输入方式的不同，时序电路可分为同步时序电路和异步时序 电路同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制;而在 异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。
6.2.1 同步时序逻辑电路的分析
由于同步时序逻辑电路中所有触发器都是在同一个时钟信号操作下工作 的，所以分析时可以不考虑时钟条件
6.2.2 异步时序逻辑电路的分析
异步时序逻辑电路的分析方法与同步时序逻辑电路基本相同，但是由于 在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发， 而其他触发器则有电路内部信号触发，
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6.2 时序逻辑电路的分析方法
因此，在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即 应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方 程才有效。这也是异步时序逻辑电路在分析时应特别注意的问题
时序逻辑电路的分析就是找出电路的状态和输出的状态在输入变量和时 钟信号作用下的变化规律，也就是根据已知的电路，写出它的方程，列 出状态转换真值表，画出状态转换图和时序图，进而分析出该电路的逻 辑功能。
时序逻辑电路的现态和次态是由组成该时序逻辑电路的触发器的现态和 次态来决定的，其时序波形也是根据各个触发器的状态变化来描绘的。
(3)画状态图和时序图。该电路的状态图和时序图分别如图6-11(a) ,(b)。
(4)确定该电路的逻辑功能 从各触发器的时钟连接方式可知，该电路是同步时序电路。从表6-4可 知，计数器输出Q2Q1Q0共有8种状态(000~111)。从图6-11(a)所示状态 图可知，随着时钟脉冲的递增，触发器输出Q2Q1Q0会进入一个有效循 环过程，此循环过程包括5个有效输出状态，其余3个输出状态为无效状 态，所以要检查电路能否自启动。检查的方法是:不论电路从哪一个状态 开始工作，在时钟脉冲的作用下，触发器输出的状态都会进入有效循环 圈内，此电路就能够自启动;反之，电路不能自启动。综上所述，此电路 是具有自启动功能的同步五进制加法计数器。
例6-2 试分析如图6-5所示电路的逻辑功能，并画出状态转换图和时序图。 解:①写输出方程和激励方程
C Q 3Q 0 J0 K0 1 J1 Q 3 , K1 1 J2 K2 1 J 3 Q 2 Q1 , K 3 1
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6.2 时序逻辑电路的分析方法
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6.3 计数器
状态方程:将各触发器的激励方程代入JK触发器的特性方程
Q n 1 J Q n KQ n ，得各触发器的状态方程:
Q0 Q1
n 1
JQ 0 KQ 0 Q 2 Q 0（CP ）
n n n n
n 1 n 1
J1 Q1 K1Q1 Q 0 Q1 Q 0 Q1（CP ）
应注意的是:在有些具体的时序电路中，并不都具备如图6-1所示的完整 形式。例如，有的时序电路没有组合电路部分，有的时序电路可能没有 输入逻辑变量，但它们在逻辑功能上仍具有时序电路的基本特点。
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6.2 时序逻辑电路的分析方法
时序逻辑电路的种类很多，它们的逻辑功能各异，本书不可能面面俱到 地讲述，但只要掌握了它的分析方法，就能比较容易地分析出电路的逻 辑功能。
n n n n
n
n
Q2
J 2 Q 2 K 2 Q 2 Q 2 Q1 Q 0（CP ）
n n n n n
(2)列状态转换真值表
列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程， 求得相应的触发器次态及输出，列表得到状态表，如表6-4所示。
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6.3 计数器
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6.3 计数器
6.3.1 同步计数器
同步计数器是指计数脉冲同时加到所有触发器的时钟信号输入端，使应 翻转的触发器同时翻转。显然，它的计数速度要比异步计数器快得多。
1.同步二进制计数器
如图6-8所示为由3个JK触发器构成的3位同步二进制减法计数器，下降 沿触发。其工作原理分析如下。
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6.2 时序逻辑电路的分析方法
③列状态表。该电路的状态表如表6-2所示。须逐步完成，因为该状态 表是针对CP0而列，CP0仅加到FF0。因此，首先求出FF0的状态转换关 系，从而就获得了CP1( CP3)的变化情况;再求出FF1和FF3的状态转换关 系，也获得了CP2的变化情况;最后求出FF2的状态转换关系。例如，当 Q3Q2Q1Q0= 0111时，CP0到达(下降沿),Q0n+1=0,CP1(CP3)产生下降沿， 可求得Q3n+1=0，Q0n+1=0，此时CP2也产生下降沿，因而可求出Q2n+1=0。 这样当Q3Q2Q1Q0=0111,CP0到达后， Q3Q2Q1Q0=1000。
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6.3 计数器
在数字系统中，计数器得到了广泛应用，它不仅可用来对脉冲计数，而 且还常用于数字系统的定时、延时、分频、构成节拍脉冲发生器及进行 数字运算等。
计数器是用以累计输入计数脉冲CP个数的电路，其组成和其他时序电 路一样，都含有存储单元(触发器)，有时还增加一些组合逻辑门电路 计数器累计输入脉冲的最大数目称为计数器的“模”，一般用M来表示。 如M =6计数器，又称六进制计数器。所以，计数器的模实际上为电路的 有效状态数。计数器的种类繁多，按计数长度可分为二进制、十进制及 N进制计数器;按计数的增减趋势可分为加法、减法和可逆计数器;按计 数器中的触发器是否同时翻转可分为同步和异步计数器。
n n n n n n n n
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6.3 计数器
(2)列状态转换真值表
(3)画状态图和时序图(如图6-9)所示 (4)确定该电路的逻辑功能。从各触发器的时钟连接方式可知，该电路是 同步时序电路。从状态图可知，随着输入时钟脉冲数的增加，触发器输 出Q2Q1Q0值是递减的，且经过八个时钟脉冲完成一个循环过程。因此， 该电路是同步三位二进制(或一位八进制)减法计数器。从图6-9(b)所示 时序图可知，Q0端输出矩形信号的周期是输入时钟脉冲信号周期的两倍， 所以Q0端输出信号的频率是输入时钟信号频率的1/2，对应Q1端输出信 号的频率是输入时钟信号频率的1/4，因此N进制计数器同时也是一个N 分频器，N分频器输出信号频率是其输入信号频率的1/N。
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6.3 计数器
3.集成同步计数器74LS61
(1)集成同步计数器芯片74LS161介绍 74 LS161是集成四位二进制同步加法计数器，它的管脚分布如图6-12所 示。图中 LD为同步置数控制端(低电平有效)， 为异步置零控制端(低 CR 电平有效)，CTP, CTT为计数控制端(高电平有效),D0~D3为并行数据输入 端，Q0~Q3为输出端，CO为进位输出端。表6-5为74LS161的功能表. 74 LS161的功能如表6-5所示。从表中可以看出74 LS 161具有如下功能
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6.2 时序逻辑电路的分析方法
④分析电路的逻辑功能。根据状态转换真值表来说明电路的逻辑功能。
例6-1 分析如图6-2所示同步时序电路的逻辑功能 解:①求输出方程和激励方程
D2=Q1
Z2=Q2 ②求状态方程
D1=Q0
Z1=Q1
n 1
D 0 Q1 Q 2 Q1 Q 2
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6.3 计数器
2.同步非二进制计数器
分析如图6-10所示同步非二进制计数器的逻辑功能。 (1)写方程式
时钟方程:CP0=CP1=CP2=CP↓
激励方程:
J 0 Q 2 ，K 0 1
n
J1 K 1 Q 0
n n
n
J 2 Q 0 Q1 , K 2 1
②结合JK触发器的特性方程 Q
n 1
JQ n KQ n ，可得状态方程:
n 1
Q0 Q2
n 1 n 1
Q 0 CP0，Q1
Q 3 Q1CP1
n 1
D 0 Q 2 CP2 , Q 3
Q1Q 2 Q 0 CP3
式中的CPi表示时钟信号，它不是一个逻辑变量。对下降沿动作的触发 器而言，CPi=1仅表示输入端有下降沿到达;对上升沿动作的触发器而言 ，CPi= 1仅表示输入端有上升沿到达;CPi= 0表示没有时钟信号有效沿到 达，触发器保持原状态不变。
第6章 时序逻辑电路
6.1 概述 6.2 时序逻辑电路的分析方法 6.3 计数器 6.4 寄存器及其应用
6.1 概述
逻辑电路分为两类:一类是组合逻辑电路;另一类是时序逻辑电路。在组 合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与 输入变量的历史情况无关;在时序逻辑电路中，任一时刻的输出不仅与该 时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况 有关。