北京邮电大学数字逻辑期末模拟试题5

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院校资料-北京邮电大学数字逻辑期末模拟试题1 -2

北京邮电大学数字逻辑期末模拟试题1 -2本科试题（一）一、选择题（每小题2分，共20分。

）1．，A 、B 、C 取何值时，F ＝1（）。

A.011B.100C.101D.000 2．下列三个数对应的十进制数最大的是（）。

A. (30)8B. (10110)2C. (00101000)8421D.27 3．图1所示电路中描述错误的是（）。

A ．状态变化发生在CP 脉冲下降沿B ．C ．D.CP 脉冲下降沿输出状态翻转4．二进制加法器自身（）。

A ．只能做二进制数加运算B ．只能做8421BCD 码加运算C ．A 和B 均可D. 只能做补码加法运算5．用方程式表示时序电路的逻辑功能，需（）。

A ．一个方程B ．二个方程C ．三个方程D. 四个方程6．五个D 触发器构成的扭环计数器，计数器的模是（）。

A ．10B ．25C ．5D .25 7．八路数据选择器如图2所示，该电路所实现的逻辑函数是（）。

A. B.C. D. 8．判断以下三组VHDL 语言描述中（）意义相同。

A. z ＜= not X and not Y ；和z ＜= not (X or Y)；B. z ＜= not (X or Y)；和z ＜= not X or not Y ；C. z ＜= not X and Y ；和z ＜= not (X and Y)；D. z ＜= not X and not Y ；和z ＜= not (X and Y)；9. 多路选择器构成的数据总线是（）。

A. 双向的B. 单向的C. A 和B 都对D.多路的10．断电之后，能够将存储内容保存下来的存储器是（）。

A ．只读存储器ROM ；B ．随机存取存储器RAM ；C ．动态存取存储器DRAM D. SDRAM二、简答题（每小题5分，共15分）1、化简（5分）2、分析如图3所示的逻辑电路图，写出输出逻辑函数表达式。

（5分）。

3、画出01011序列检测器的状态转移图，X 为序列输入，Z 为检测输出。

05—06学年《数字逻辑与数字系统》期末考试试题

北京邮电大学2005——2006学年第一学期《数字逻辑与数字系统》期末考试试题（B ）一、选择题（每小题1分，共10分。

）．逻辑函数 B B A DEG B B A F +++= 的最简式为（）。

A.B F = B.F=B C.F=0 D.F=1 ．逻辑函数F （ABC ）=A ⊙C 的最小项标准式为（）。

A.F=∑(0,3) B. C A C A F += C.F=m 0+m 2+m 5+m 7 D. F=∑(0,1,6,7) ．八进制数(573.4)8的十六进制数是（）。

A.(17C.4)16 B.(16B.4)16 C. (17B.8)16 D. (17B.5)16 ．在下列电路中，不是组合逻辑电路的是（）。

A. 编码器 B. 锁存器 C. 全加器 D. 比较器．八路数据分配器，其数据输入端有（）个。

A. 1 B. 2 C. 3 D.86．n 个触发器构成的扭环计数器中，无效状态有（）个。

A.nB.2nC.2n-1D. 2n -2n7．构成数字系统必不可少的逻辑执行部件为（）。

A. 控制器B. 计数器C. 基本子系统D. 逻辑门8．电路如图1所示，其中完成A Q Q n 1n +=+电路是（）。

9. 使用256×4位EPROM 芯片构成2K ×32位存储器，共需EPROM 芯片（）片。

A.64B.32C.48D.1610.在ispLSI1032中，巨块是（）。

A.逻辑宏单元B.输出布线C.时钟设置网络D.GLB 及其对应的ORP ，IOC 等的总称二、填空题（每小题2分，共20分）1. 用卡诺图判断函数AC BC AB F ++=和C A C B B A G ++=之间的逻辑关系是______________________。

2. 一个逻辑函数如果有n 个变量，则有__________个最小项。

任何一个逻辑函数可以化成一组________________之和表达式。

《数字逻辑》——期末复习题及答案

《数字逻辑》——期末复习题及答案中国⽯油⼤学（北京）远程教育学院《数字逻辑》期末复习题⼀、单项选择题1. TTL 门电路输⼊端悬空时，应视为( )A. ⾼电平B. 低电平C. 不定D. ⾼阻2. 最⼩项D C B A 的逻辑相邻项是（）A ．ABCDB ．D BC A C ．CD AB D ．BCD A3. 全加器中向⾼位的进位1+i C 为( )A. i i i C B A ⊕⊕B.i i i i i C B A B A )(⊕+C.i i i C B A ++D.i i i B C A )(⊕4. ⼀⽚⼗六选⼀数据选择器，它应有（）位地址输⼊变量A. 4B. 5C. 10D. 165. 欲对78个信息以⼆进制代码表⽰，则最少需要（）位⼆进制码A. 4B. 7C. 78D. 106. ⼗进制数25⽤8421BCD 码表⽰为（）A.10 101B.0010 0101C.100101D.101017. 常⽤的BCD 码有（）A:奇偶校验码 B:格雷码 C:8421码 D:ASCII 码8. 已知Y A AB AB =++,下列结果中正确的是（）A:Y=A B:Y=B C:Y=A+B D: Y A B =+9. 下列说法不正确的是（）A:同⼀个逻辑函数的不同描述⽅法之间可相互转换B:任何⼀个逻辑函数都可以化成最⼩项之和的标准形式C:具有逻辑相邻性的两个最⼩项都可以合并为⼀项D:任⼀逻辑函数的最简与或式形式是唯⼀的10. 逻辑函数的真值表如下表所⽰，其最简与或式是（）A: ABC ABC ABC ++ B: ABC ABC ABC ++ C: BC AB + D: BC AC +11．以下不是逻辑代数重要规则的是( ) 。

A. 代⼊规则B. 反演规则C. 对偶规则D. 加法规则12．已知函数E)D (C B A F +?+=的反函数应该是( ) 。

A. [])E (D C B A F +?+?= B. [])E D (C B A F +?+?= C. [])E (D C B A F +?+?=D. [])E D (C B A F +?+?=13．组合逻辑电路⼀般由（）组合⽽成。

数字电路与逻辑设计期末模拟题及答案

数字电路与逻辑设计期末模拟题一、选择题1、（36.7）10 的8421BCD 码为。

（） A 、（0110110.101）8421BCD B 、（0011110.1110）8421BCD C 、（00110110.0111）8421BCD D 、（110110.111）8421BCD2、与（6B.2）16相对应的二进制数为（） A 、（1101011.001）2 B 、（01101010.01）2 C （11101011.01）2 D 、（01100111.01）23、在BCD 码中，属于有权码的编码是（）A 、余3码B 、循环码C 、格雷码D 、8421码 4、如图1-1所示门电路，按正逻辑体制，电路实现的逻辑式F=（）5、如果1-2所示的波形图，其表示的逻辑关系是（）6、下列器件中，属于组合电路的有（）A 、计数器和全加器B 、寄存器和比较器C 、全加器和比较器D 、计数器和寄存器7、异或门F=A ⊕B 两输入端A 、B 中，A=0，则输出端F 为（） A 、A ⊕B B 、B C 、B D 、08、已知4个组合电路的输出F1～F4的函数式非别为：F 1=AB+A C ，F 2=AB+A CD+BC ，F 3=A B +B C ，F 4=（A+B ）·（A +C ），则不会产生竞争冒险的电路是( ) A 、电路1 B 、电路2 C 、电路3 D 、电路4 9、边沿触发JK 触发器的特征方程是（） A 、θ1+n =Jn θ+k n θ B 、θ1+n =J n θ+k n θC 、θ1+n =J nθ+k nθ D 、θ1+n =J n θ+K nθA 、CB A •• B 、C B A •• C 、A+B+CD 、C B A ++A 、F=A ·B B 、F=A+BC 、F=B A ⋅D 、F=B A +A 、nB 、2nC 、n 2D 、2n11、（011001010010.00010110）8421BCD 所对应的十进制数为（） A 、（652.16）10 B 、（1618.13）10 C 、（652.13）10 D 、（1618.06）1012、八进制数（321）8对应的二进制数为（） A 、（011010001）2 B 、（110011）2 C 、（10110111）2 D 、（1101011）213、与（19）10相对应的余3BCD 码是（） A 、（00101100）余3BCD B 、（01001100）余3BCDC 、（00110101）余3BCD D 、（01011010）余3BCD 14、如图1-3所示门电路，按正逻辑体制，电路实现的逻辑关系F=（） A 、C B A ⋅⋅ B 、C B A ⋅⋅ C 、A+B+C D 、C B A ++图1-315、如图1-4所示的波形图表示的逻辑关系是（） A 、F=B A ⋅ B 、F=A+B C 、F=B A ⋅ D 、F=B A +16、已知逻辑函数的卡诺图如图1-5所示能实现这一函数功能的电路是（）17、组合逻辑电路的特点是（）C 、电路输出与以前状态有关D 、全部由门电路构成18、函数F=C B AB C A ⋅++，当变量取值为（），不会出现冒险现象。

大学《数字电路与逻辑设计》期末试卷含答案

大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。

A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。

A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。

A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。

A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。

A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。

A. 逻辑函数的标准积之和式具有唯一性。

B. 逻辑函数的最简形式可能不唯一。

C. 任意两不同的最小项之和恒等于1。

7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。

A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。

A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。

A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。

数字逻辑电路期末考试试卷及答案资料

------------------------------------------------------------精品文档--------------------------------------------------------期末考试试题（答案）装考试时间：110 分钟考试科目：数字逻辑电路试卷类别：3卷级班______________系学院XXXX毛学号姓名订一二三题号四总分得分线一、选择题（每小题2分，共20分）评卷人得分内1．八进制（273）中，它的第三位数2 的位权为___B___。

8 A．(128) B．(64) C．(256) D．(8) 1010 1010与它功能相等的函数表达式2. 已知逻辑表达式F?AB?AC?BC，_____B____。

请F?AB?CAB?F．A．BF?AB?AC F?AB?BC．．D C3. 数字系统中，采用____C____可以将减法运算转化为加法运算。

勿A．原码B．ASCII码C．补码D．BCD码4．对于如图所示波形,其反映的逻辑关系是___B_____。

答题A．与关系B．异或关系C．同或关系D．无法判断5．连续异或1985个1的结果是____B_____。

A．0B．1 C．不确定D．逻辑概念错误页8 共页1 第卷答案3 数字逻辑电路与逻辑函数功能相等的表达式为___C_____。

6. DF?A?B?C?DC?F?A?B?D?C?F?A?B．AB．D．C．D?F?AB?CDBCF?A为高阻态的逻辑时，FC=0时，F=；C=17．下列所给三态门中，能实现AB ____A______。

功能的是A A &BFFB?C CEN ENB AA A &&F F B B ??C C EN END C的频率为Q脉冲的频率为100KHZ，则输出8. 如图所示电路，若输入CP 。

_____D_____200KHz ． 500KHz B A．50KHz ． 100KHz D C．Q DCPC Q_____A_____。

北京邮电大学06-07学年数字电路与逻辑设计期末试题答案

北京邮电大学2006—2007学年第二学期《数字电路与逻辑设计》考试试题一．判断题：(10分)（在本题下方的表格中对应题号填入√或×）电路的输出仅取决于电路当前的输入，该电路为组合逻辑电路。

T 由与、或、非门电路构成的逻辑电路一定是组合逻辑电路。

F 与非逻辑门的某输入端悬空时，可认为输入是逻辑“1”。

T 若让TTL 电路的某输入端接低电平，可直接接地或通过任意阻值的F门的输出相互连接并接上拉电阻后，实现“线或”功能。

F 米里 (Mealy) 型时序逻辑电路的输出取决于输入信号和触发器的 T4个触发器不一定能够构成长度为11 的移位型序列信号发生器。

T 状态简化中，若S 1、S 2两状态的输出不同，则S 1、S 2两状态肯定不等价。

T9. 实现模值为11的计数器至少需要4个触发器。

T10. TTL 门输出最大拉电流能力是指输出低电平时流入输出端的最大允许电流。

F二．选择填空题（20分，每空2分）（将正确答案填入本题下方的表格中，可能为多选题。

）1．若输入AB 均为1时，输出F ＝0，否则输出F ＝1，输入和输出之间的逻辑关系为：（ C ）。

（A ）异或 (B) 同或 (C) 与非 (D) 或非 2．在图2-1的TTL 门电路中，输出为高电平的有（）（A ）. （B ）. （C ）.（D ）图2-13. JK 触发器在时钟脉冲的作用下，如果要使n n Q Q =+1，则输入信号JK 应为 A 。

A ，1==K JB ， nn Q K Q J ==, C ， nn Q K Q J ==,D ，1,==K Q J n4．函数D)D)(B D)(C A )(C B (A F +++++=的最简或与式为：( )(A)D)D)(C A )(C B (A F ++++= (B)D)A )(C B (A F +++=(C)CD D A C AB F ++= (D)B CD D AC C AB F ++=5．已知某TTL 门电路的输出端最大灌电流负载能力为4mA ，最大拉电流负载能力为2mA 。

北京邮电大学数字逻辑期末模拟试题8

本科试卷（八）一、选择题（每小题2分，共30分）1.逻辑函数F1=∑m （2，3，4，8，9，10，14，15）,它们之间的关系是________。

A ．B ．C ．D ．、互为对偶式2. 最小项的逻辑相邻项是________。

A ．ABCD B. C. D.3. 逻辑函数F （ABC ）=A ⊙C 的最小项标准式为________。

A.F=∑（0，3）B.C.F=m 0+m 2+m 5+m 7D. F=∑（0，1，6，7）4. 一个四输入端与非门，使其输出为0的输入变量取值组合有_______种。

A. 15B. 8C. 7D. 15. 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要_______个异或门。

A ．2 B. 3 C. 4 D. 56. 八路数据选择器如图1-1所示，该电路实现的逻辑函数是F=______。

A ．B ．C ．D ．图1-17. 下列电路中，不属于时序逻辑电路的是_______。

A ．计数器B ．触发器C ．寄存器D ．译码器8. 对于JK 触发器，输入J=0，K=1，CP 脉冲作用后，触发器的次态应为_____。

A ．0 B. 1 C. 保持 D. 翻转9. Moore 型时序电路的输出_____。

A.与当前输入有关B. 与当前状态有关C. 与当前输入和状态都有关D. 与当前输入和状态都无关 2F ABC ABCD ABC ABC ACD =++++12F F =12F F =12F F =1F 2F ABCD ABCD ABCD ABCD C A C A F +=AB AB +AB AB +A B ⊕A B +10. 一个五位的二进制加法计数器，由0000状态开始，按自然二进制码的顺序计数，问经过75个输入脉冲后，此计数器的状态为_____。

A.01011B.11010C.11111D.1001111. 有关ＲＯＭ的描述，下列说法正确的是_____。

A．需要定时作刷新损伤 B．可以读出也可以写入C．可读出，但不能写入 D．信息读出后，即遭破坏12. 1M×1位RAM芯片，其地址线有_____条。

北邮数字逻辑课后习题5的VHDL编程题目

习题513、3线-8线译码器library ieee;use ieee.std_logic_1164.all;entity decoder_74LS138 isport(G1,G2A,G2B,d0,d1,d2:in std_logic;y:out std_logic_vector(7 downto 0)); end decoder_74LS138;architecture rtl of decoder_74LS138 issignal tmp:std_logic_vector(2 downto 0); begintmp<=d2&d1&d0;process(G1,G2A,G2B,tmp)beginif(G1='1' and G2A='0' and G2B='0') thencase tmp iswhen "000" => y<="11111110";when "001" => y<="11111101";when "010" => y<="11111011";when "011" => y<="11110111";when "100" => y<="11101111";when "101" => y<="11011111";when "110" => y<="10111111";when "111" => y<="01111111";when others=> y<="XXXXXXXX";end case;elsey<="11111111";end if;end process;end rtl;14、七段译码器library ieee;use ieee.std_logic_1164.all;entity decoder_74LS48 isport(d3,d2,d1,d0: in std_logic;y:out std_logic_vector(6 downto 0)); end decoder_74LS48;architecture rtl of decoder_74LS48 issignal comb:std_logic_vector(3 downto 0);begincomb<=d3&d2&d1&d0;process(comb)begincase comb iswhen "0000"=> y<="1111110";when "0001"=> y<="0110000";when "0010"=> y<="1101101";when "0011"=> y<="1111001";when "0100"=> y<="0110011";when "0101"=> y<="1011011";when "0110"=> y<="0011111";when "0111"=> y<="1110000";when "1000"=> y<="1111110";when "1001"=> y<="1110011";when others=> y<="XXXXXXX";end case;end process;end rtl;15、8/3优先级编码器library ieee;use ieee.std_logic_1164.all;entity encoder8_3 isport(st:in std_logic;i:in std_logic_vector(0 to 7);ei,eo:out std_logic;y:out std_logic_vector(2 downto 0));end encoder8_3;architecture rtl of encoder8_3 isbeginprocess(st,i)beginif(st='0') thenif i(7)='0' then y<="000";ei<='0';eo<='1';elsif i(6)='0' then y<="001";ei<='0';eo<='1';elsif i(5)='0' then y<="010";ei<='0';eo<='1';elsif i(4)='0' then y<="011";ei<='0';eo<='1';elsif i(3)='0' then y<="100";ei<='0';eo<='1';elsif i(2)='0' then y<="101";ei<='0';eo<='1';elsif i(1)='0' then y<="110";ei<='0';eo<='1';elsif i(0)='0' then y<="111";ei<='0';eo<='1';else y<="111";ei<='1';eo<='0';end if;else y<="111";ei<='1';eo<='1';end if;end process;end rtl;17、由D触发器组成的4位寄存器library ieee;use ieee.std_logic_1164.all;entity dff isport(d:in std_logic;clk:in std_logic;q:out std_logic);end dff;architecture rtl of dff isbeginprocess(clk)beginif(clk'event and clk='1') thenq<=d;end if;end process;end rtl;library ieee;use ieee.std_logic_1164.all;entity shift_reg isport(d1:in std_logic;cp:in std_logic;d0:out std_logic);end shift_reg;architecture structure of shift_reg iscomponent dffport(d:in std_logic;clk:in std_logic;q:out std_logic);end component;signal q:std_logic_vector(4 downto 0); beginq(0)<=d1;dff1:dff port map(q(0),cp,q(1));dff2:dff port map(q(1),cp,q(2));dff3:dff port map(q(2),cp,q(3));dff4:dff port map(q(3),cp,q(4));d0<=q(4);end structure;20、3位格雷码可逆计数器，Y=1计数器加，Y=0计数器减library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter isport(clk,k:in std_logic;q:buffer std_logic_vector(2 downto 0));end counter;architecture rtl of counter isbeginprocess(clk,k)beginif(k='1') thencase q iswhen "000" => q<="001";when "001" => q<="011";when "011" => q<="010";when "010" => q<="110";when "110" => q<="111";when "111" => q<="101";when "101" => q<="100";when "100" => q<="000";end case;elsecase q iswhen "000" => q<="100";when "100" => q<="101";when "101" => q<="111";when "111" => q<="110";when "110" => q<="010";when "010" => q<="011";when "011" => q<="001";when "001" => q<="000";end case;end if;end process;end rtl;21、有限状态机library ieee;use ieee.std_logic_1164.all; entity controller isport(clk,k:in std_logic);end controller;architecture rtl of controller is type state_type is(s0,s1,s2,s3); signal state:state_type;beginone_process:process(k,clk) beginif(clk'event and clk='1') thencase state iswhen s0 => if(k='1') thenstate<=s0;elsestate<=s1;end if;when s1 => if(k='1') thenstate<=s2;elsestate<=s1;end if;when s2 => if(k='1') thenstate<=s2;elsestate<=s3;end if;when s3 => if(k='1') thenstate<=s0;elsestate<=s3;end if;end case;end if;end process;end rtl;。

数电期末考试题库及答案

数电期末考试题库及答案一、单项选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑运算是（）。

A. 与运算B. 或运算C. 非运算D. 异或运算答案：C2. 一个触发器可以存储（）位二进制信息。

A. 1B. 2C. 4D. 8答案：A3. 下列哪个不是组合逻辑电路的特点？（）A. 输出只依赖于当前输入B. 输出与输入之间存在时间延迟C. 电路中没有存储元件D. 输出状态不随时间变化答案：B4. 一个4位二进制计数器可以计数的最大值是（）。

A. 15B. 16C. 8D. 7答案：B5. 在数字电路中，使用最广泛的逻辑门是（）。

A. 与非门B. 或非门C. 异或门D. 非门答案：A6. 一个D触发器的输出状态取决于（）。

A. 时钟信号B. 数据输入C. 复位信号D. 时钟信号和数据输入答案：D7. 在数字电路中，一个3线-8线译码器的输入线数是（）。

A. 3B. 4C. 5D. 8答案：A8. 一个4位二进制计数器的计数周期是（）。

A. 8B. 16C. 32D. 64答案：B9. 一个JK触发器在J=0，K=1时的输出状态是（）。

A. 保持不变B. 置0C. 置1D. 翻转答案：D10. 在数字电路中，一个同步计数器与异步计数器的主要区别是（）。

A. 计数速度B. 电路复杂度C. 计数方式D. 时钟信号的使用答案：D二、填空题（每题2分，共20分）1. 在数字电路中，一个3线-8线译码器可以产生________种不同的输出状态。

答案：82. 一个D触发器在时钟信号的上升沿到来时，其输出状态将________输入端的数据。

答案：复制3. 一个4位二进制计数器的计数范围是从________到________。

答案：0000到11114. 在数字电路中，一个与非门的输出状态与输入状态之间的关系是________。

答案：反相5. 一个JK触发器在J=1，K=0时的输出状态是________。

答案：置16. 在数字电路中，一个3线-8线译码器的输出线数是________。

《数字逻辑与数字系统》期末考试试题

--北京 XX 大学 2006 —— 2007-学年第一学期------A ）-《数字逻辑与数字系统》期末考试试题（- -----一、学生参加考试须带学生证或学院证明，未带者不准进入考场。

学生必---- 考试须按照监考教师指定座位就坐。

-- -- 注意二、书本、参考资料、书包等与考试无关的东西一律放到考场指定位置。

--- 事项三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有- ：---考场违纪或作弊行为者，按相应规定严肃处理。

名--：- 考试姓-名 -数字逻辑与数字系统考试时间2007 年 1 月 26日-- 课程姓---- 题号一二三四五六七八总分--线----线满分1020101010121414----- 得分----： -- 阅卷号-- 教师：-序-- 号 -内--序-班-订内-班- 一、选择题（每小题 1 分，共 10 分。

）订 ----- --AB- 1．卡诺图如图 1 所示，电路描述的逻辑表达式F=(）。

00011110CD---001- A.∑ m(1,2,4,5,9,10,13,15)--- 011111-- B.∑ m(0,1,3,4,5,9,13,15)-111-- C.∑ m(1,2,3,4,5,8,9,14)--1011--装- D.∑ m(1,4,5,8,9,10,13,15)图 1--装-： --- 2．在下列逻辑部件中，不属于组合逻辑部件的是（）。

号--： - A. 译码器B.锁存器C.编码器D. 比较器学-号--学----- 3．八路数据选择器，其地址输入端（选择控制端）有（）个。

---- A. 8B. 2C. 3D. 4------ 4．将 D 触发器转换为 T 触发器，图 2 所示电路的虚框Q Q-- ：-- 内应是（）。

D-级--： -班 - A. 或非门B.与非门-级-CP-班- C. 异或门D.同或门-T--图 2-----5．用 n 个触发器构成计数器，可得到的最大计数模是（）。

数字逻辑北邮期末

1.电子电路分为模拟电子电路和数字电子电路。

数值的度量采用直流电压或电流的连续值，称模拟量。

2.数字电路比模拟电路有许多优点。

如：电路便于集成化、系列化生产，成本低廉，使用方便；抗干扰性强，可靠性高，精度高；处理功能强，不仅能实现数值运算，还可以实现逻辑运算和判断；可编程数字电路可容易地实现各种算法，具有很大的灵活性；数字信号更易于存储、加密、压缩、传输和再现。

3.数字量具有精度高、传输高效、易存储、易处理等优点（上升沿10%—90%）4.自然码：有权码，每位代码都有固定权值，结构形式与二进制数完全相同，最大计数为2n－1，n为二进制数的位数5. 可靠性代码：(1) 奇偶校验码(2) 格雷码(Gray 码，又称循环码（循环码的一种）<格雷码的特点是任何相邻的两个码组中，仅有一位代码不同，抗干扰能力强，主要用在计数器中>6.数字电路是传递和处理数字信号的电子电路。

它有组合逻辑电路和时序逻辑电路两大类。

7.数字电路的优点：便于高度集成化，工作可靠性强，抗干扰能力强，保密性好等。

8.时序逻辑电路中一定包含：触发器。

时序电路中必须有：时钟。

从本质上讲，控制器是一种时序电路。

时序逻辑电路：逻辑功能特点：任何时刻的输出不仅取决于该时刻的输入信号（输入变量）的状态，而且与电路原有的状态（原来的输出）（Qn+1 = f(Qn, input)）有关。

即历史状态相关性。

时序逻辑电路具有记忆功能（适当的控制）电路结构特点：由存储电路和组合逻辑电路组成。

包含锁存器或触发器它的输出往往反馈到输入端，与输入变量一起决定电路的输出状态。

//时序逻辑电路的类型（都跟触发器或其组合有关）同步时序逻辑电路 :所有触发器的时钟端连在一起。

所有触发器在同一个时钟脉冲 CP 控制下同步工作。

异步时序逻辑电路 :时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。

因此，触发器不在同一时钟作用下同步工作。

9.一位十进制计数器至少需要 4个触发器10.锁存器、触发器和门电路是构成数字电路的基本单元。

北邮《数字通信原理》期末综合练习题

《数字通信原理》综合练习题一、填空题1、模拟信号的特点是____幅度（信号强度）的取值连续变化____，数字信号的特点是___幅度的取值离散变化______。

2、模拟通信采用____频分制___实现多路通信，数字通信采用____时分制____实现多路通信。

3、PAM信号的___幅度_____连续，___时间____离散，它属于___模拟___信号。

4、数字通信系统的主要性能指标有______有效性___和____可靠性______两个方面。

5、A/D变换包括_____抽样_____、______量化_____和______编码____三步。

6、 D/A变换包括______译码______和____低通______两步。

7、波形编码是_对信号波形进行的编码（或根据语声信号波形的特点，将其转换为数字信号）__________。

8、参量编码是___提取语声信号的一些特征参量对其进行编码______________。

9、抽样是将模拟信号在___时间上 _______离散化的过程，抽样要满足__抽样定理。

10、量化是将PAM信号在____幅度上_________离散化的过程。

11、量化分为___均匀量化________和___非均匀量化__。

12、均匀量化量化区内（非过载区）的最大量化误差为___=△/2 __；过载区内的最大量化误差为____>△/2___。

13、A律压缩特性小信号时，随着A的增大，信噪比改善量Q____提高_____；大信号时，随着A的增大，信噪比改善量Q___下降______。

14、实现非均匀量化的方法有___模拟压扩法_____和_____直接非均匀编解码法____。

15、A律压缩特性一般A的取值为____87.6________。

16、线性编码是_____具有均匀量化特性的编码_____________。

17、已知段落码可确定样值所在量化段的____起始电平________和__量化间隔______。

北京邮电大学网络教育《数字通信原理》期末考试大题汇总

北京邮电大学网络教育《数字通信原理》期末考试大题汇总第1章1．数字信号和模拟信号的区别是什么？答：数字信号和模拟信号的区别在于表征信号的参量（例如幅值）是否离散。

2．什么是多进制数字信号？答：若信号幅度取值可能有多种（例如4或8种），这种数字信号叫多进制数字信号。

4．数字通信占用的带宽比模拟通信大，能举例吗？答：一路模拟电话所占频带仅4kHz，而一路数字电话的频带为64kHz，而后者是前者的16倍。

5．为什么使用分贝表示两功率之比？答：主要有如下两个原因：①读写、计算方便。

如多级放大器的总放大倍数为各级放大倍数相乘，用分贝可改用相加。

②能如实地反映人对声音的感觉。

实践证明，声音的分贝数增加或减少一倍，人耳听觉响度也提高或降低一倍。

即人耳听觉与声音功率分贝数成正比。

例如蚊子叫声与大炮响声相差100万倍，但人的感觉仅有60倍的差异，恰好分贝。

第2章1．什么是语音信号编码？答：模拟语音信号数字化称为语音信号编码（简称语音编码）。

同理，图像信号的数字化称为图像编码。

2．PAM信号是模拟信号还是数字信号？答：我们要考察受调参量的变化是否离散。

PAM调制的受调参量是脉冲的幅度，而调制后PAM信号在幅度上仍然是连续的，所以PAM信号是模拟信号。

3．产生折叠噪声的原因是什么？答：：如果抽样频率选得不合适，以低通型信号为例，若,则会产生折叠噪声。

4．对于话音通信产生折叠噪声的后果是什么？答：有折叠噪声就意味着一次下边带与原始频带重叠，造成的后果是收端无法用低通滤波器准确地恢复原模拟话音信号。

5．为了产生折叠噪声，抽样频率是不是越高越好？答：抽样频率不是越高越好，太高时会增加占用的带宽，使信道利用率降低。

6．PCM通信系统中发端低通的作用是什么？答：发端低通的作用是予滤波，即防止高于3．4KHz的信号通过，避免PAM信号产生折叠噪声。

7．PCM通信系统中收端低通的作用是什么？答：收端低通的作用是恢复（或重建）原模拟信号。

数字逻辑期末考试题

A。在结构上只能由各种门电路组成B。电路中不包含记忆（存储）元件
C。有输入到输出的通路D。有输出到输入的反馈回路
10。已知74LS138译码器的输入三个使能端（E1=1， )时，地址码A2A1A0=011，则输出为( )。
A。11111101B.10111111C。11110111D。11111111
0
1
4。
四、说明图示电路的功能.要求：(1)写出每个触发器的驱动方程、状态方程;(2）列出状态转换表；画出状态图；根据给定CP信号的波形画出各触发器输出端Q1、Q2、Q3的波形。（设各触发器的初始状态均为“0"）（20分）
8.时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
9。两片中规模集成电路10进制计数器串联后，最大计数容量为位。
二、单项选择题(共10分，每题1分）
1。对于四位二进制译码器，其相应的输出端共有（ )。
A。4个B.16个C.8个D.10个
2。要实现 ,JK触发器的J、K取值应为（）。
A。没有触发器B.没有统一的时钟脉冲控制
C.没有稳定状态D。输出只与内部状态有关
三、用逻辑代数证明下列等式(共10分，每小题5分)
(1)
(2）
四、化简题，将下列逻辑函数化成最小项。(每小题5分,共10分）
（1）
（2)
五、用卡诺图法化简下列逻辑函数。(共10分，每小题5分）
(1）
（2）
六、设计(40分）
A.54。12)10B。(54。75)10
C.(78。12）10D。（78.75）10
3。标准与或式是由（）构成的逻辑表达式。
A。与项相或B.最小项相或
C。最大项相与D.或项相与

数字逻辑模拟卷__含答案2

《数字逻辑》模拟试卷一、单项选择一、PROM 和PAL 的结构是（ A ）。

的与阵列固定 B. PROM 或阵列不可编程与阵列全译码 D. PAL 的与阵列可编程，ROM 或阵列不可编程二、设图中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下，输出电压波形恒为0的是（ C ）。

3、以下各函数等式中无冒险现象的函数式有（ D ）。

A.B A AC C B F ++=B.B A BC C A F ++=C.B A B A BC C A F +++=D.C A B A BC B A AC C B F +++++=E.B A B A AC C B F +++= 4、二进制码所对应的格雷码为（ D ）。

A. B. D.五、凡在数值上或时刻上不持续转变的信号，例如只有高低电平的矩形波脉冲信号，称为（ C ）。

A ．直流信号B .模拟信号C .数字信号D .交流信号六、半导体存储器（ B ）的内容在掉电后会丢失。

PROM7、边沿式D 触发器是一种（ C ）稳态电路。

A .无B .单C .双D .多八、某移位寄放器的时钟脉冲频率为100KH Z ，欲将寄存在该寄放器中的数左移8位，完成该操作需要（ B ）时刻。

μS μS μS二、填空题一、8-3线优先编码器，输入、输出均为低电平有效。

假设输入01234567I I I I I I I I 为，且7I的优先级别最高、0I 的优先级别最低，那么输出012Y Y Y 为___010__。

二、=D 35.625）（()H A .23码）（8421BCD 0101 0010 0101.0110 0011 =3、已知N 的补码是1,01101011，那么N 的原码是 1, ，N 的反码是 1,01101010 ，N 的真值是－（或-149）。

4、T 触发器具有维持和计数（或翻转）两种逻辑功能。

5、TTL 或非门多余输入端应接低电平（或接地或接0），三态门的输出除有高、低电平外，还有一种输出状态叫高阻态。