全加器和全减器的设计实验报告
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
数字逻辑实验报告(全加器)
课程名称：数字逻辑实验实验项目：一位全加器的原理及实现姓名：专业：计算机科学与技术班级：计算机14-8班学号：计算机科学与技术学院实验教学中心2015年12月15日实验项目名称：一位全加器的原理及实现一、实验要求设计一个一位全加器，实现全加器的功能。
二、实验目的掌握一位全加器的设计方法原理和使用，熟悉掌握数字电路设计步骤和方法。
三、实验内容全加器功能分析：全加器是能够计算低位进位的二进制加法电路。
与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器。
全加器有三个输入端：被加数Ai、加数Bi、相邻低位进位Ci-1，两个输出端：本位和Si以及相邻高位进位Ci。
由功能分析，一位全加器真值表如下：输入输出Ci-1 Ai Bi Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1由上表可以得到一位全加器各输出的逻辑表达式：由以上2式可以画出逻辑电路图，如下：四、实验步骤 建立一个新的文件夹打开Quartus Ⅱ后，新建工程，输入工程名。
选择仿真器件，器件选择FLEX10K ，芯片选择EPF10K10TC144-4 。
新建“Block Diagram/Schematic File ”文件画逻辑图并编译。
新建“Vector Waveform File ”波形文件，设置好输入的波形，保存文件并分析仿真波形。
选择“Assignments ”->“Pins ”，绑定管脚并编译。
选择“Tools ”->“Programmer ”点击“Start ”下载到芯片并进ii i i i i i i i i i B A C B C A C C B A S ⋅+⋅+⋅=⊕⊕=---111行逻辑验证。
五、实验设备LP-2900逻辑设计实验平台，计算机，QuartusⅡ六、实验结果Ci-1端输入波形周期为200微秒Ai端输入波形周期为100微秒Bi端输入波形周期为50微秒仿真波形如下：经过验证，仿真波形符合设计要求。
一位全加器 实验报告
一位全加器实验报告实验报告：全加器的原理与实验一、实验目的本实验旨在探究全加器的原理及其在数字电路中的应用，通过实际操作加深对全加器的理解，并掌握其工作原理和性能特点。
二、实验器材1. 74LS86集成电路芯片2. 电源3. 示波器4. 逻辑分析仪5. 连接线6. 示波器探头三、实验原理全加器是数字电路中常用的逻辑运算器件，用于实现三个二进制数的相加运算。
全加器由两个半加器和一个进位输入组成，能够实现三个二进制数的相加运算，并输出相应的和与进位。
全加器的工作原理是基于二进制加法的逻辑运算规则，通过逻辑门的组合实现。
四、实验步骤1. 将74LS86集成电路芯片插入实验板中，并连接电源。
2. 将输入端A、B、Cin分别与电源接通，观察输出端Sum和Cout的变化。
3. 使用逻辑分析仪和示波器对输入端和输出端进行观测和分析，记录实验数据。
4. 分别改变输入端A、B、Cin的状态，观察输出端Sum和Cout的变化，记录实验数据。
5. 对实验数据进行分析和总结，验证全加器的工作原理和性能特点。
五、实验结果通过实验观测和数据分析，得出以下结论：1. 全加器能够实现三个二进制数的相加运算，并输出相应的和与进位。
2. 输入端A、B、Cin的状态改变会影响输出端Sum和Cout的变化，符合二进制加法的逻辑运算规则。
3. 74LS86集成电路芯片的性能稳定，能够满足数字电路的应用要求。
六、实验总结本实验通过实际操作加深了对全加器的理解，掌握了全加器的工作原理和性能特点。
全加器作为数字电路中常用的逻辑运算器件，具有重要的应用价值，能够实现二进制加法运算，广泛应用于计算机、通信等领域。
通过本实验的学习，对数字电路和逻辑运算有了更深入的理解，为今后的学习和工作打下了坚实的基础。
七、实验建议在实验过程中，应注意安全操作，避免短路和电路损坏。
同时，对实验数据进行仔细分析和总结，加深对全加器的理解，为今后的学习和应用提供有力支持。
全加器设计实验
实验八-全加器设计实验报告姓名：张文壮学号：3100100496 专业：计算机科学与技术课程名称：逻辑与计算机设计基础实验同组学生姓名：实验时间：2011-11-15 实验地点：紫金港东4-509 指导老师：蒋方炎一、实验目的和要求实验目的:• 掌握一位全加器的工作原理和逻辑功能• 掌握串行进位加法器的工作原理和进位延迟• 掌握超前进位的工作原理• 掌握减法器的实现原理• 了解加法器在CPU中的地位• 掌握FPGA开发平台进行简单的I/O数据交互实验要求:1. 实现16位加减器的调试仿真2. 16位计算器设计，在实验板上验证。
二、实验内容和原理2.1 一位全加器原理:三个输入位：数据位Ai 和Bi，低位进位输入Ci根据一位全加器的输入输出关系，得到电路图一位全加器相应代码module adder_1bit(a, b, ci, s, co);// port declarationand (c1,a,b), (c2,b,ci), (c3,a,ci);xor (s1,a,b), (s,s1,ci);or (co,c1,c2,c3);endmodule2.2 多位串行进位加法器原理示意图:• 多位全加器可由一位全加器将进位串接构成• 高位进位生成速度慢，位数越多时间越长相应代码:module adder_8bits(A, B, Ci, S, Co);// port and variable declarationadder_1bit A1_1(A[1], B[1], Ci,A1_2(A[2], B[2], Ctemp[1],A1_3(A[3], B[3], Ctemp[2],A1_4(A[4], B[4], Ctemp[3],A1_5(A[5], B[5], Ctemp[4],A1_6(A[6], B[6], Ctemp[5],A1_7(A[7], B[7], Ctemp[6],A1_8(A[8], B[8], Ctemp[7],endmodulemodule adder_32bits(A, B, Ci, S, Co);// port and variable declarationadder_8bits A8_1(A[ 8: 1], B[ 8: 1], Ci,A8_2(A[16: 9], B[16: 9], Ctemp[1],A8_3(A[24:17], B[24:17], Ctemp[2],A8_4(A[32:25], B[32:25], Ctemp[3],endmodule2.3 多位串行进位全减器原理:• 用负数补码加法实现，减数当作负数求补码• 共用加法器• 用“异或”门控制求反，最低进位位加一相应代码:module add_sub_8bits(A, B, Ctr, S, Co); input wire [8:1] A, B; input wire Ctr; output wire [8:1] S; output wire Co; wire [8:1] Bo; wire [7:1] Ctemp;assign Bo = {8{Ctr}} ^ B;adder_1bit A1_1(A[1], Bo[1], Ctr, A1_2(A[2], Bo[2], Ctemp[1], A1_3(A[3], Bo[3], Ctemp[2], A1_4(A[4], Bo[4], Ctemp[3], A1_5(A[5], Bo[5], Ctemp[4], A1_6(A[6], Bo[6], Ctemp[5], A1_7(A[7], Bo[7], Ctemp[6],A1_8(A[8], Bo[8], Ctemp[7],endmoduleCtr ＝0，做加法Ctr ＝1，做减法，同时 C 0＝12.4 超前进位加法器 原理:• 超前进位加法器用当前输入直接产生进位输出 • 对于给定的第 i 位全加器，其进位有如下规律： – 当Ai =Bi =1时，无论是否有进位输入，都有进位产生，即Ci +1=1 • 定义进位生成函数：Gi = Ai ∧Bi – 当半加器和为1，且进位Ci = 1时，进位被传递至输出，即Ci +1=1S[1], S[2], S[3], S[4], S[5], S[6], S[7], S[8],Ctemp[1]), Ctemp[2]), Ctemp[3]), Ctemp[4]), Ctemp[5]), Ctemp[6]), Ctemp[7]), Co);• 定义进位传递函数：Pi = Ai⊕Bi• 输出进位通过二个门（与门、或门）即可得到• 当加法器位数较多时，进位输出函数式很长，电路很复杂• 为了在速度和复杂性之间权衡，可采用分组超前进位方式• 16位超前进位加法器可分4 组4位加法器，每4位加法有一个向上的进位输出–每组加法部件产生组进位函数–C16表达式形式上与C4相同，可以使用4位超前进位电路三、主要仪器设备实验设备:1.装有ISE的计算机系统1台2.Spartan III 实验板1套实验材料:无四、操作方法与实验步骤4.1 16位加减器的仿真实验步骤：1. 用Verilog结构化描述语言实现16位加减器add_sub_16bits2. 令A[15:0] = AAAA, B[15:0] = BBBB，对add_sub_16bits模块进行仿真3. 记录并分析仿真结果，若有错误应返回修改代码4.2 16位计算器的设计1.功能设计：1.两个16位操作数支持按键修改2．进入计算状态后，可进行加/减/与/或操作，并显示结果2.实验步骤：1.编写Top模块2.调用前面16为全加器和显示模块3.增加创建操作数模块/计算结果模块4.编写UCF文件。
全加器全减器设计实验报告
全加器全减器设计实验报告1. 引言全加器和全减器是数字电路中常用的基本电路模块之一。
全加器用于将两个二进制数相加，全减器用于将两个二进制数相减。
在本实验中，我们将设计并实现一个4位的全加器和一个4位的全减器电路。
2. 原理2.1 全加器全加器是由两个半加器和一个或门组成的电路。
一个半加器用于计算两个输入位的和，另一个半加器用于计算进位值。
将两个半加器的结果和进位值通过或门进行运算，即可得到全加器的输出。
如下图所示为全加器的逻辑电路图：其中，A和B为输入信号，用于表示待相加的两个二进制数的对应位；S为输出信号，表示两个输入数的对应位相加的结果；C为进位信号，表示相加时产生的进位。
2.2 全减器全减器是由两个半减器和一个与非门组成的电路。
与全加器类似，一个半减器用于计算两个输入位的差，另一个半减器用于计算借位值。
将两个半减器的结果和借位值通过与非门进行运算，即可得到全减器的输出。
如下图所示为全减器的逻辑电路图：其中，A和B为输入信号，用于表示待相减的两个二进制数的对应位；D为输出信号，表示两个输入数的对应位相减的结果；B为借位信号，表示相减时需要借出的位。
3. 设计和实现3.1 全加器设计根据2.1中的原理，我们可以使用两个半加器和一个或门来实现一个4位的全加器电路。
根据全加器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位（B0, B1, B2, B3）连接到两个半加器中，然后将两个半加器的和（S0, S1, S2, S3）通过或门进行运算。
此外，计算进位值需要使用到四个位的与门（And）。
具体电路图如下：3.2 全减器设计根据2.2中的原理，我们可以使用两个半减器和一个与非门来实现一个4位的全减器电路。
根据全减器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位取反连接到两个半减器中，然后将两个半减器的差（D0, D1, D2, D3）通过与非门进行运算。
一位全加器的实验报告
一位全加器的实验报告一位全加器的实验报告摘要：本实验旨在通过搭建一位全加器电路，探究数字电路中的加法运算原理。
通过实验，我们成功验证了全加器的功能，并观察到了其在二进制加法中的作用。
实验结果表明，全加器是一种重要的数字电路元件，能够实现多位二进制数的相加运算。
引言：全加器是一种常见的数字电路元件，用于实现二进制数的相加运算。
它能够处理两个输入位和一个进位位，并输出一个和位和一个进位位。
全加器的设计和实现对于数字电路的理解和应用具有重要意义。
本实验将通过搭建一位全加器电路，探究其工作原理和应用。
材料与方法：1. 逻辑门：与门、或门、异或门、非门2. 连线材料：导线、电源线3. 电源：直流电源4. 示波器：用于观察电路输出波形实验步骤：1. 按照电路图搭建一位全加器电路，包括两个输入位A和B，一个进位位Cin，一个和位S和一个进位位Cout。
2. 将电源线连接至电路，确保电路正常供电。
3. 分别将输入位A和B的电平信号输入到与门和异或门中，将进位位Cin的电平信号输入到与门中。
4. 将与门和异或门的输出信号输入到或门中，得到和位S的输出信号。
5. 将与门的输出信号输入到与非门中，得到进位位Cout的输出信号。
6. 使用示波器观察和位S和进位位Cout的波形。
结果与讨论：通过实验观察，我们得到了一位全加器的输出波形。
当输入位A和B均为0时，和位S和进位位Cout均为0；当输入位A和B均为1时，和位S为0，进位位Cout为1；当输入位A和B中有一个为1时，和位S为1，进位位Cout为0；当输入位A和B均为1时，和位S和进位位Cout均为1。
这一结果与全加器的逻辑运算规则相符，验证了全加器电路的正确性。
全加器在二进制加法中起到了关键作用。
通过将多个全加器连接起来，我们可以实现多位二进制数的相加运算。
在实际应用中，全加器被广泛应用于计算机的算术逻辑单元(ALU)中，用于实现加法和其他运算。
结论：通过本实验，我们成功搭建了一位全加器电路，并验证了其在二进制加法中的功能。
电子技术基础实验报告-全加减器设计
《电子技术基础实验报告》实验名称：组合逻辑电路设计1、实验名称：全加/减器设计与仿真2、实验设计要求以及内容：全加器要求两个二进制数相加时，要考虑低位进位的相加。
并输出本位计算结果和高位进位结果。
全减器是两个二进制的数进行减法运算时使用的一种运算单元，采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。
3、实验具体设计：本实验采用行为描述方式编写描述全加/减器具体功能的Verilog HDL语句。
通过使用case语句和if语句组合对真值表中的各种情况进行描述来实现全加/减器的功能。
通过改变输入信号T的电平来决定使用全加器还是全减器。
当T输入低电平时为全加器，当T输入为高电平时为全减器。
下图为全加/减器的真值表：在全加器的输入输出中A为被加数、B为加数、Ci为低位进位数、S为本位和数、Co为向高位进位数。
在全减器的输入输出中A为被减数、B为减数、Ci表示低位是否向本位借位、S为本位最终运算结果、Co表示本位是否向高位借位。
具体设计语句如下：module ck1701wdh(T,A,B,Ci,Co,S);input A,B,Ci,T;reg Co,S;output Co,S;always @ (A or B or Ci or T)if(T==0)//当T输入为低电平时调用全加器begin//以下为设计全加器的verilog语言case({A,B,Ci})//根据A、B、Ci的输入信号分别改变S、Co的输出电平3'd0: begin S=0; Co=0; end3'd1: begin S=1; Co=0; end3'd2: begin S=1; Co=0; end3'd3: begin S=0; Co=1; end3'd4: begin S=1; Co=0; end3'd5: begin S=0; Co=1; end3'd6: begin S=0; Co=1; end3'd7: begin S=1; Co=1; enddefault: begin S=0; Co=0; endendcaseendelse//当T输入为高电平时调用全减器begin//以下为设计全减器的verilog语言case({A,B,Ci})//根据A、B、Ci的输入信号分别改变S、Co的输出电平3'd0: begin S=0; Co=0; end3'd1: begin S=1; Co=1; end3'd2: begin S=1; Co=1; end3'd3: begin S=0; Co=1; end3'd4: begin S=1; Co=0; end3'd5: begin S=0; Co=0; end3'd6: begin S=0; Co=0; end3'd7: begin S=1; Co=1; enddefault: begin S=0; Co=0; endendcaseendendmodule4、输入输出设计：（按键，数码管，发光管等说明）管脚分配如下(格式：输入/输出通道名：对应引脚名→开发板上对应开关名)：信号输入Input: A：PIN_J6→SW[0], B：PIN_H5→ SW[1], Ci：PIN_H6→ SW[2], T：PIN_G4→ SW[3].信号输出Output: S：PIN_J2→LEDG[1], Co：PIN_J1→ LEDG[0].SW[]为拨动开关，LEDG[]为绿色发光二极管。
全加全减器实验报告
一、实验目的1. 理解全加器和全减器的工作原理。
2. 掌握全加器和全减器的电路设计方法。
3. 通过实验验证全加器和全减器的功能。
二、实验原理全加器（Full Adder）是一种能够处理两个二进制位以及一个来自低位的进位输入的加法器。
全减器（Full Subtractor）则是一种能够处理两个二进制位以及一个来自低位的借位输入的减法器。
它们是数字电路中常用的基本单元。
三、实验器材1. 实验箱2. 逻辑门芯片3. 连接线4. 计算器四、实验步骤1. 全加器设计1.1 根据全加器的真值表，设计全加器的逻辑电路图。
1.2 利用与门、或门、非门和异或门等逻辑门，实现全加器的逻辑功能。
1.3 将设计好的电路图连接到实验箱上，进行测试。
1.4 测试全加器的功能，验证其是否能正确实现加法运算。
2. 全减器设计2.1 根据全减器的真值表，设计全减器的逻辑电路图。
2.2 利用与门、或门、非门和异或门等逻辑门，实现全减器的逻辑功能。
2.3 将设计好的电路图连接到实验箱上，进行测试。
2.4 测试全减器的功能，验证其是否能正确实现减法运算。
五、实验结果与分析1. 全加器测试结果1.1 当输入A、B和进位C(N)均为0时，输出Sum为0，进位C(N1)为0。
1.2 当输入A、B和进位C(N)均为1时，输出Sum为0，进位C(N1)为1。
1.3 当输入A为0，B为1，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.4 当输入A为1，B为0，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.5 当输入A为1，B为1，进位C(N)为0时，输出Sum为0，进位C(N1)为1。
1.6 当输入A为0，B为0，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
1.7 当输入A为1，B为1，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
通过测试结果可以看出，全加器能够正确实现加法运算。
2. 全减器测试结果2.1 当输入A、B和借位B(N)均为0时，输出差D为A，借位B(N1)为0。
数电报告全加全减器的设计
实验二：组合逻辑电路的设计一．实验目的1． 了解74LS00，74LS86芯片的内部结构和功能； 2． 了解全加器和全减器的结构和功能； 3． 进一步熟悉逻辑电路的设计和建立过程。
二．实验原理用74LS00，74LS86芯片实现全加全减（M=0全加，M=1全减）组合逻辑电路该逻辑电路的真值表： 函数S 的卡诺图‘ Ci B A S ⊕⊕=函数Co 的卡诺图0 1 0 1Co⊕）=B Ci++Ci（AMB）（M，A，B，Ci分别代表四个输入端，S，Co分别为两个输出端，电路图如下图：函数S的电路图图一函数Co的电路图图二三．实验内容1．按图一搭建逻辑电路，先将输入都分别接在开关上，输入输出接在小灯上，测试实验结果，与真值表进行对照。
再将A接在Vpp=5V，f=1KHz 的方波上，将输出S接在示波器上，对比A与S的波形。
2．按图二搭建逻辑电路，先将输入都分别接在开关上，输入输出接在小灯上，测试实验结果，与真值表进行对照。
再将A接在Vpp=5V，f=1KHz 的方波上，将输出Co接在示波器上，对比A与Co的波形。
四．实验结果M=0,A=0，B=0，Ci=0，S=1 M=0，A=1，B=1，Ci=0，S=0 M=1，A=0，B=1，Ci=1，S=0 M=1，A=1，B=1，Ci=0，S=0M=0,A=0，B=0，Ci=0，Co=0 M=0，A=1，B=1，Ci=0，Co=1M=1，A=0，B=1，Ci=0，Co=1 M=1，A=1，B=0，Ci=1，Co=0五．实验收获1．学会了全加器全减器的设计过程，为以后更好的应用打好了基础；2．更加了解了逻辑电路的设计流程；3．搭建逻辑电路的过程中，一定要小心翼翼操作，防止任何错误。
完整四位全加全减器设计
四位全加全减器设计一．实验目的1熟悉在max+plus II 的环境下设计数字电路的步骤和方法2学习使用vhdl语言，进行设计数字电路的RTL级电路3通过max+plus II 软件中对自行设计的电路的仿真，加深对数字电路设计的理解。
二．实验原理1.功能描述输入：select,Ci, A, B 输出：S,CoSelect=0时，S为全加器的求和位（A+B），Co为全加器的高位进位。
Ci为全加器低位进位。
Select=1时，S为全减器的求差位（A-B），Co为全减器的高位借位。
Ci为全减器低位借位。
2.一位全加全减器真值表：输入输出Select Ci A B S Co0 0 0 0 0 00 0 0 1 1 00 0 1 0 1 00 0 1 1 0 10 1 0 0 1 00 1 0 1 0 10 1 1 0 0 10 1 1 1 1 11 0 0 0 0 01 0 0 1 1 11 0 1 0 1 01 0 1 1 0 01 1 0 0 1 11 1 0 1 0 11 1 1 0 0 01 1 1 1 1 13.逻辑化简由真值表得S=A○十B○十Ci=（（A○十Select)○十B○十Ci）○十SelectCo=（A○十Select)B+Ci(（A○十Select）+B)=(（A○十Select）○十B)Ci+（A○十Select)B对于半加器的逻辑表达式为：S=A○十B Co=AB综上，一位全加全减器可由两个半加器，两个异或门和一个或门组成。
4.毛刺的产生与消除组合逻辑电路由于输入到输出各端的延时不同，在输出端稳定之前会产生错误的输出。
在本电路中，由于低位的进位或借位传输到输出的时间比其他信号传输的延时要长，因此当低位产生进位或借位时会出现错误的输出。
一种常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输入输出信号。
由组合逻辑电路的最大延时Td为16.7ns，D触发器的时钟周期T应略大于Td，取20ns。
全加器实验报告
全加器实验报告
目录
1. 实验目的
1.1 实验原理
1.1.1 全加器的定义
1.1.2 全加器的结构
1.2 实验器材
1.3 实验步骤
1.4 数据处理与分析
1.5 实验结论
实验目的
本实验旨在通过实验操作，加深对全加器的理解，掌握全加器的工作原理及实际应用。
实验原理
全加器的定义
全加器是一种加法电路，用于实现两个二进制数的相加操作。
它能够接受两个输入信号和一个进位信号，输出一个和以及一个进位信号。
全加器的结构
全加器由两个半加器和一个OR门组成。
半加器用于处理两个输入位的和，另一个输入位用于进位。
OR门用于将两个半加器的结果进行最终相加。
实验器材
- 电源
- 逻辑门集成电路
- 连接线
- 示波器
实验步骤
1. 按照电路图连接逻辑门集成电路和电源。
2. 设定输入信号的值，观察输出信号的变化。
3. 调节进位信号，观察输出信号的变化。
4. 记录实验数据。
数据处理与分析
通过实验数据的记录和分析，我们可以验证全加器的工作原理，理解其逻辑运算过程，进一步加深对加法电路的理解。
实验结论
通过本次实验，我们成功实现了全加器的搭建并观察了其工作原理。
加深了我们对加法电路的理解，为进一步学习数字电路奠定了基础。
全加器实训报告
一、实验目的1. 理解全加器的原理和组成。
2. 掌握全加器电路的设计和搭建方法。
3. 通过实验验证全加器的逻辑功能。
4. 提高电子电路实验操作技能。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够同时处理来自两个加数和一个来自低位的进位信号，并将结果输出。
全加器由两个半加器和一个或门组成，其中两个半加器分别负责处理加数和进位信号，或门则将两个半加器的输出相加得到最终结果。
三、实验仪器与材料1. 数字电路实验箱2. 74LS00（四路2-3-3-2输入与或非门）3. 74LS86（异或门）4. 导线5. 连接器四、实验步骤1. 设计电路图：根据全加器的原理，设计出电路图，包括半加器和或门的连接方式。
2. 搭建电路：按照电路图，在实验箱上搭建全加器电路。
3. 连接测试：将电路的输入端分别连接到数字电路实验箱的输入端口，将输出端连接到相应的输出端口。
4. 测试验证：通过改变输入端口的电平，观察输出端口的电平变化，验证全加器的逻辑功能。
五、实验结果与分析1. 半加器测试：通过将两个输入端分别连接到高电平和低电平，观察输出端口的电平变化，验证半加器的逻辑功能。
2. 全加器测试：将一个半加器的输出端连接到另一个半加器的进位输入端，将或门的输入端连接到两个半加器的输出端，通过改变输入端口的电平，观察输出端口的电平变化，验证全加器的逻辑功能。
六、实验心得体会1. 通过本次实验，我深入理解了全加器的原理和组成，掌握了全加器电路的设计和搭建方法。
2. 在实验过程中，我学会了如何使用数字电路实验箱和相应的元器件，提高了电子电路实验操作技能。
3. 通过实验验证全加器的逻辑功能，我对数字电路的基本概念有了更深入的理解。
七、实验总结本次全加器实训实验，让我对数字电路的基本原理和组成有了更深入的理解，提高了我的电子电路实验操作技能。
在实验过程中，我遇到了一些问题，但在老师和同学的指导下，我成功解决了这些问题，收获颇丰。
全加器和全减器的设计实验报告
实验全加器与全减器的设计实验报告姓名:刘梦梦学号:15336113一.预习报告:<手写版>二.实验报告:1、设计过程全加器:1)通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = AB + C(N)(A⊕B)由于实验过程中没有或门可以供使用,所以对C(N+1)的形式做变更。
C(N+1) =A,B,C(N)的产生使用74LS197,即sum可使用两个74LS86实现,C(N+1)可使用三个74LS00与非门与一个74LS86异或门实现。
用proteus软件进行仿真测试:2)使用74LS138译码器实现,可以实现三个变量的逻辑函数。
Y0-Y7代表着输入变量的全部最小项。
通过真值表可以得到Sum = =C(N+1) = =即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试:全减器:1)通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = BC(N) + (B⊕C(N))由于实验过程中没有或门可以供使用,所以对C(N+1)的形式做变更。
C(N+1) =A,B,C(N)的产生使用74LS197,即sum可使用两个74LS86实现,C(N+1)可使用三个74LS00与非门与一个74LS86异或门实现,其中的实现可以将A接入一个与非门,达到取反。
用proteus软件进行仿真测试:2)使用74LS138译码器实现,可以实现三个变量的逻辑函数。
Y0-Y7代表着输入变量的全部最小项。
通过真值表可以得到Sum = =C(N+1) ==即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试:2、实验过程全加器:1）利用门电路实现。
使用74ls197构成十六进制计数器产生8421码作为A,B,C(N)的信号输入,将CP0接连续脉冲10kHz,Q0与CP1,连接,Q2,Q1,Q0分别作为A,B,C(N),将A,B接入74ls86,其输出与C(N)再一起接入74ls86,输出即为sum。
全加器的设计实验报告
全加器的设计实验报告《全加器的设计实验报告》摘要：本实验旨在设计并实现一个全加器电路，用于对两个二进制数进行加法运算。
通过实验，我们成功地设计了一个全加器电路，并进行了验证和测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
引言：全加器是数字电路中常用的逻辑电路之一，用于对两个二进制数进行加法运算。
它由两个半加器和一个或门组成，能够实现对两个二进制数的加法运算，并输出相应的结果。
在本次实验中，我们将设计并实现一个全加器电路，并对其进行验证和测试。
设计与实现：首先，我们根据全加器的逻辑功能和真值表，设计了相应的电路图。
然后，我们选择适当的逻辑门和触发器进行电路的实现。
在实验中，我们采用了集成电路来实现全加器电路，并通过连接适当的引脚，将其组成一个完整的电路。
最后，我们对电路进行了验证和测试，确保其能够正确地进行加法运算。
实验结果：经过验证和测试，我们成功地实现了一个全加器电路，并对其进行了测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
在不同的输入条件下，我们都得到了正确的输出结果，证明了该全加器的正确性和可靠性。
结论：通过本次实验，我们成功地设计并实现了一个全加器电路，并对其进行了验证和测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
这为我们进一步深入理解数字电路和逻辑电路提供了重要的实践基础。
同时，我们也发现了一些问题和改进的空间，为今后的研究和实践提供了有益的启示。
希望通过本次实验，能够对数字电路的设计与实现有更深入的理解。
实验二：半加、半减器,全加、全减器
B
S
C
0
0
0
00110101
0
1
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AS
B
C
表1 图1
从二进制数加法的角度看，真值表中只考虑了两个加数本身，没有考虑低位来的进位，这就是半加器的由来
2.半减器原理
两个二进制数相减叫做半减，实现半减操作的电路称为半减器，表2为半减器的真值表。A为被减数，B为减数，S表示半减差，C表示向高位借位。
A
实验二：半加、半减器，全加、全减器
09020904
同组人员
一、实验目的：
1、掌握74LS00与74LS86器件的逻辑功能。
2、了解算术电路的结构
二、实验设备：
数字电路试验箱、74LS00、74LS86及基本门电路
三、实验原理：
1.半加器原理
两个二进制数相加叫做半加，实现半加操作的电路称为半加器，表1为那半加器的真值表，图1为半加器的符号。A为被加数，B为加数，S表示半加和，C表示向高位进位。
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1
表3图3
4.全减器原理
全减器能减数、被减数和低位来的借位信号相减，并根据求减结果给出该位的借位信号。表4为全减器的真值表。 表示被减数 表示减数 表示相邻低位来的借位数， 表示本为和差， 表示向相邻高位的借位数。
计算机组成原理加减器实验报告
网工二班 陈衍席 1205110125实验四 加减器实验【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
1.实验原理加减器是以二进制方式进行数字的加法或减法运算的器件，它能进行加法或减法运算，做减法运算时，是通过将减法运算转化为加法运算来实现的。
它可以用全加器做成。
（1）1位加法器的原理图设计两个二进制数字A ，B 和一个进位输入C 0相加，产生一个和输出S ，以及一个进位输出C 1，这种运算电路成为全加器（1位加法器）。
1位加法器有两个输出S 和C1，其中S 为加法器的和，C1为进位位输出。
下表中列出一位全加器进行加法运算的输入输出真值表： 加法器的真值表如下表所示：根据以上真值表，可以得到1位加法器的输入与输出逻辑关系。
0)(C B A S ⊕⊕= ； )()()())(()(01C A C B B A C B A B A C ∙+∙+∙=∙⊕+∙=1位加法器的原理图文件：1位加法器的封装图为：（2）8位加法器的原理图设计8位加法器用于对两个8位二进制数进行加法运算，并产生进位。
8位加法器真值表如下所示：8位加法器真值表表中 A[7..0]表示A 有8位输入端：A7-A0；B[7..0]表示B 有8位输入端：B7-B0；S[7..0]表示S 有8位输入端：S7-S0。
8位加法器的A 、B 都有8个输入端，加上进位CIN ，共有17个输入端。
它有9个输出端，即S7-S0和COUT ，因此8位加法器可由8个1位加法器构成。
建立8位加法器原理图文件：输 入 输 出 A[7..0] B[7..0] CIN S[7..0] COUT A B 进位输入 A+B+CIN 进位输出8位加法器的封装图为：（3）32位加法器的原理图设计32位加法器用于对两个32位二进制数进行加法运算，并产生进位。
全加器实验报告
4位全加器的设计实验报告
班级：通信12-2班学号：姓名：韦建萍
一、实验目的
熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计，掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理
一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。
加法器举例说明：设M = 1101 ，N = 1110，CIN=0，则
1、半加器（设其名为h_adder）的电路：
2、全加器（设其名为f_adder）的电路：
三、实验内容和步骤
1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真；
半加器电路原理设计图如图：
半加器电路仿真图如图：
全加器电路原理设计图如图：
全加器电路仿真图如图：
2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成
编译、综合、适配、仿真。
4位全加器电路原理图如图：
4位全加器仿真图如图：
四、仿真分析及心得体会
仿真分析：
四位全加器S0为和位，C0为进位，当a0=1，b0=1时，S0=0，C0=1,就是和位为零，进位进1。
以此类推，当a1=1，b1=0，C0=1时，和位S0=0,进位C0=1。
实验体会：
通过这次实验让我学会了如何掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程，利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
全加器的实验报告
一、实验目的1. 理解全加器的概念和组成原理。
2. 掌握全加器的逻辑功能及其在数字电路中的应用。
3. 通过实验，验证全加器的逻辑功能，加深对全加器电路的理解。
二、实验原理全加器是一种能够实现两个二进制数相加，同时考虑来自低位进位信号的加法器。
它由两个半加器和一个与门组成。
其中，两个半加器分别用于实现两个加数的加法运算，与门用于处理来自低位的进位信号。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (Cin ∧ A)其中，S为全加器的和输出，Cout为进位输出，A和B为两个加数，Cin为进位输入。
三、实验器材1. 数字电路实验箱2. 集成芯片：74LS86（异或门）、74LS08（与门）、74LS32（或门）3. 导线四、实验步骤1. 搭建全加器电路（1）根据实验原理图，在实验箱上连接两个半加器和两个与门。
（2）将A、B、Cin分别接入相应的电平开关，将S和Cout分别接入发光二极管。
（3）检查电路连接是否正确。
2. 测试全加器功能（1）设置A、B、Cin的不同电平组合，观察发光二极管显示的S和Cout状态。
（2）记录实验数据，验证全加器的逻辑功能。
3. 比较实验结果与理论值（1）根据实验数据，分析全加器的逻辑功能是否与理论值相符。
（2）对实验过程中出现的问题进行分析和总结。
五、实验结果与分析1. 实验数据| A | B | Cin | S | Cout ||---|---|-----|---|-------|| 0 | 0 | 0 | 0 | 0 || 0 | 0 | 1 | 1 | 0 || 0 | 1 | 0 | 1 | 0 || 0 | 1 | 1 | 0 | 1 || 1 | 0 | 0 | 1 | 0 || 1 | 0 | 1 | 0 | 1 || 1 | 1 | 0 | 0 | 1 || 1 | 1 | 1 | 1 | 1 |2. 分析通过实验数据可以看出，全加器的逻辑功能与理论值相符。
实验二：半加、半减器,全加、全减器
S
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表2
从二进制数减法的角度看，真值表中只考虑了两个减数本身，没有考虑低位来的借位，这就是半减器的由来。
3.全加器原理
全加器能加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。表3为全加器的真值表，图3为全加器的符号。 表示被加数 表示加数 表示相邻低位来的进位数， 表示本为和值（全加和）， 表示向相邻高位的进位数
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表4
四、实验内容
1、用一个74LS00、一个74LS86器件实现半加器、半减器。要求当M值为0时为半加器M值为1时为半减器。
⑴真值表
M
A
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S
C
0
0
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S=A⊕B
当A= 0 B= 1 时S亮C亮
全加器的设计实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。
3. 培养动手实践能力和团队合作精神。
二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。
一个n位全加器可以由n个1位全加器级联而成。
本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。
半加器的输出包括一个和位S和一个进位位C。
2. 全加器：全加器由两个半加器和一个或门组成。
当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。
2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。
3. 编译工程：完成原理图设计后，进行编译操作。
Quartus II将对原理图进行综合、实现和编程下载等步骤。
4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。
5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。
2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
测试结果与仿真结果一致，说明全加器设计正确。
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全减器：
1）利用门电路实现。使用 74ls197 构成十六进制计数器产生 8421 码作为 A,B,C(N)的信号 输入，将 CP0 接连续脉冲 10kHz，Q0 和 CP1，连接，Q2，Q1，Q0 分别作为 A,B,C(N), 将 A,B 接入 74ls86，其输出和 C(N)再一起接入 74ls86，输出即为 sum。再将 B，C(N)一起 接入 74ls86,将 A 接入 74ls00， 两者的输出一起接入 74ls00， 其输出再和将 B,C(N)接入 74ls00 的输出一起接入一个 74ls00，最后输出即为 C(N+1). 连接电路后，把 A,B,C(N),SUM,C(N+1)分别接入逻辑分析仪的 D2-D6. 得到波形如下：
2.74ls197 构成十六进制计数器产生 8421 码作为 A,B,C(N)的信号输入， 将 CP0 接连续脉 冲 10kHz，Q0 和 CP1，连接，Q2，Q1，Q0 分别作为 A,B,C(N), 将 A,B 接入 74ls86，其输出和 C(N)再一起接入 74ls86，输出即为 sum。再将 A,B 一起接入 74ls00， 将 A,B 异或的输出和 C(N)一起接入 74ls00， 两个 74ls00 的输出一起接入一个 74ls00， 最后输出即为 C(N+1). 连接电路后，把 A,B,C(N),SUM,C(N+1)分别接入逻辑分析仪的 D2-D6. 得到波形如下：
2）使用 74LS138 译码器实现，可以实现三个变量的逻辑函数。Y0-Y7 代表着输入变量 的全部最小项。
通过真值表可以得到 Sum = ������������������ ������ + ������������������(������) + ������������������ ������ + ������������������(������) = ������������������������������������������������ C(N+1) =������������������ ������ + ������������������(������) + ������������������ ������ + ������������������ ������ = ������������������������������������������������ 即使用两个四输入与非门 74LS20 即可实现 用 proteus 软件进行电路仿真测试：
3．总结
1)通过真值表得函数关系后，在使用元件有限制的情况下，要对函数式做适当变形以适应 相应的芯片功能。 2)函数式本身反映了要使用的逻辑电路，要根据函数式对应的元件，明确先后顺序，从内 到外连接电路
实验全加器和全减器的设计实验报告
姓名：刘梦梦学号：15336113
一．预习报告：<手写版> 二．实验报告： 1.设计过程 全加器：
1）通过真值表分析得到 Sum = (A⊕B)⊕C(N) C(N+1) = AB + C(N)(A⊕B) 由于实验过程中没有或门可以供使用，所以对 C(N+1)的形式做变更。C(N+1) =������������������ ������ ������ ⊕ ������ A,B,C(N)的产生使用 74LS197，即 sum 可使用两个 74LS86 实现，C(N+1)可使用三个 74LS00 与非门和一个 74LS86 异或门实现。 用 proteus 软件进行仿真测试：
全减器：
1）通过真值表分析得到 Sum = (A⊕B)⊕C(N) C(N+1) = BC(N) + ������(B⊕C(N)) 由于实验过程中没有或门可以供使用，所以对 C(N+1)的形式做变更。C(N+1) =������������(������)������ ������ ⊕ ������(������) A,B,C(N)的产生使用 74LS197， 即 sum 可使用两个 74LS86 实现， C(N+1)可使用三个 74LS00 与非门和一个 74LS86 异或门实现,其中������的实现可以将 A 接入一个与非门，达到取反。 用 proteus 软件进行仿真测试：
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2）使用 74ls138，产生 A,B,C(N)的方法同上，将 138 的输入 S2=A,S1=B,S0=C(N),G1 接高电 平，G2A 和 G2B 接低电平，根据设计过程的计算，将 Y1，Y2，Y4，Y7 接入 74ls20，输出 即为 SUM,将 Y1，Y2，Y3，Y7 接入 74ls20，输出即为 C(N+1). 连接电路后，把 A,B,C(N),SUM,C(N+1)分别接入逻辑分析仪的 D2-D6. 得到波形如下：
2）使用 74LS138 译码器实现，可以实现三个变量的逻辑函数。Y0-Y7 代表着输入变量 的全部最小项。 通过真值表可以得到 Sum = ������������������ ������ + ������������������(������) + ������������������ ������ + ������������������(������) = ������������������������������������������������ C(N+1) = ������������������ ������ + ������������������ ������ + ������������������(������) + ������������������ ������ = ������������������������������������������������ 即使用两个四输入与非门 74LS20 即可实现 用 proteus 软件进行电路仿真测试：
13 0 1 1 0 1
14 1 0 0 1 0
2）使用 74ls138，产生 A,B,C(N)的方法同上，将 138 的输入 S2=A,S1=B,S0=C(N),G1 接高电 平，G2A 和 G2B 接低电平，根据设计过程的计算，将 Y1，Y2，Y4，Y7 接入 74ls20，输出 即为 SUM,将 Y3，Y5，Y6，Y7 接入 74ls20，输出即为 C(N+1). 连接电路后，把 A,B,C(N),SUM,C(N+1)分别接入逻辑分析仪的 D2-D6. 得到波形如下：
D2 D3 D4 D5 D6
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2 1 0 0 1 0
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实验中出现的问题及分析： 1> 关于产生 A,B,C(N)的方法，一开始没有使用计数器，使用了连续脉冲，但是这样无法 使 A,B,C(N)同时具有不同的状态。通过分析，实验一种使用的 74ls197 计数器虽然产生 的是 8421 码，但是对于三变量也可以使其具有真值表上的全部状态。 2> 预习报告中对于全加器全减器的设计中使用了门电路，并且使用了或门，但是实验箱 上没有或门可用，所以对函数式做了变形，即可使用或非门即 74ls00 来实现。