第6章讲义半导体存储器
合集下载
第六章 半导体存储器
6
例如: 某存储器能存储1024个字 ，每个字4位， 那它的存储容量就为1024×4=4096，即该存 储器有4096个存储单元。
存储器写入（存）或者读出（取）时，每次
只能写入或读出一个字。若字长为8位，每次
必须选中8个存储单元。选中哪些存储单元，
由地址译码器的输出来决定。即由地址码来决
定。
7
地址码的位数n与字数之间存在2n=字数的 关系。如果某存储器有十个地址输入端，那 它就能存210=1024个字。 2、存取周期 连续两次读（写）操作间隔的最短时间称 为存取周期。
• 固定ROM：在制造时根据特定的要求做成固 定的存储内容，出厂后，用户无法更改，只 能读出。
10
• PROM：存储内容可以由使用者编制写入， 但只能写入一次，一经写入就不能再更改。
• EPROM：存储内容可以改变，但EPROM所 存内容的擦去或改写，需要专门的擦抹器和 编程器实现。在工作时，也只能读出。
• E2PROM：可用电擦写方法擦写。
11
6.2.1 固定只读存储器(ROM)
ROM由地址译
地 址
码器、存储矩阵、输 入
输出和控制电路
组成，如图6-1
所示。
地
W0
址
存贮矩阵
译 码
N× M
器
WN-1
D0
DM-1
输出及控制电路
数据输出
图6-1 ROM结构图
12
地址译码器
地址译码器
A0
1
＆
W0
A1
1
＆
W1
＆
W2
＆
W3
+VDD
存储矩阵
字 线
字线
存 储 矩 阵
例如: 某存储器能存储1024个字 ，每个字4位， 那它的存储容量就为1024×4=4096，即该存 储器有4096个存储单元。
存储器写入（存）或者读出（取）时，每次
只能写入或读出一个字。若字长为8位，每次
必须选中8个存储单元。选中哪些存储单元，
由地址译码器的输出来决定。即由地址码来决
定。
7
地址码的位数n与字数之间存在2n=字数的 关系。如果某存储器有十个地址输入端，那 它就能存210=1024个字。 2、存取周期 连续两次读（写）操作间隔的最短时间称 为存取周期。
• 固定ROM：在制造时根据特定的要求做成固 定的存储内容，出厂后，用户无法更改，只 能读出。
10
• PROM：存储内容可以由使用者编制写入， 但只能写入一次，一经写入就不能再更改。
• EPROM：存储内容可以改变，但EPROM所 存内容的擦去或改写，需要专门的擦抹器和 编程器实现。在工作时，也只能读出。
• E2PROM：可用电擦写方法擦写。
11
6.2.1 固定只读存储器(ROM)
ROM由地址译
地 址
码器、存储矩阵、输 入
输出和控制电路
组成，如图6-1
所示。
地
W0
址
存贮矩阵
译 码
N× M
器
WN-1
D0
DM-1
输出及控制电路
数据输出
图6-1 ROM结构图
12
地址译码器
地址译码器
A0
1
＆
W0
A1
1
＆
W1
＆
W2
＆
W3
+VDD
存储矩阵
字 线
字线
存 储 矩 阵
半导体储存原理
半导体储存原理
半导体储存原理，即硅片储存原理，是一种主要用于计算机和其他电子设备的存储技术。
它利用了半导体材料的特性，实现了数据的存储和读取。
半导体储存原理的基本部件是存储单元。
每个存储单元由一个或多个晶体管构成，晶体管的导通或截止状态决定了存储单元的数值。
晶体管中的电子可以被存储单元的控制电路通过电压信号控制，以实现存储和读取操作。
在存储操作中，通过对存储单元施加不同的电压，可以改变晶体管的导通或截止状态，实现数据的写入。
对于静态随机存取存储器（SRAM），数据可以一直保持在存储单元中，只要电
源供应不中断。
而对于动态随机存取存储器（DRAM），由
于电荷会逐渐漏失，需要周期性地对数据进行刷新。
在读取操作中，通过检测晶体管的导通或截止状态，可以获取存储单元中的数据。
读取操作需要较小的电压，以避免对存储单元造成破坏。
半导体储存原理具有许多优点。
首先，存储单元可以紧密排列在芯片上，从而实现高密度的存储。
其次，半导体储存具有快速的读写速度，可实现高性能的数据处理。
另外，半导体储存具有较低的功耗和可靠性，可以长时间稳定地保存数据。
因此，半导体储存被广泛应用于计算机存储、移动设备和各类电子设备中。
总之，半导体储存原理基于半导体材料的特性，通过晶体管控制电流的导通或截止状态来实现数据的存储和读取。
它的高密度、高性能和低功耗等特点，使得半导体储存成为现代电子设备中的主要存储技术。
半导体存储器
Erasable PROM）
一、静态RAM
（一）六管静态存 储电路
Q7
Q8
图6-2 静态RAM存储单元电路
（二）静态RAM器件的组成
静态RAM器 件可分成三个部 分，分别是存储 单元阵列、地址 译码器和读/写控 制与数据驱动/缓 冲。一个典型的 静态RAM的示意 图如右图所示。
右图是一个1K×1 位的静态RAM器件的组 成框图。该器件总共可 以寻址1024个单元，每 个单元只存储一位数据。
数据（字操作,使用AD0～AD15），也可以只 传送8位数据（字节操作，使用AD0～AD7或 AD8～AD15）。
仅A0为低电平时，CPU使用AD0～AD7， 这是偶地址字节操作；仅为低电平时，CPU使用 AD8～AD15，这是奇地址字节操作。
若和A0同时为低电平时，CPU对AD0～ AD15操作，即从偶地址读写一个字，是字操作； 如果字地址为奇地址，则需要两次访问存储器。 如下表所示
2、Intel 2114是一个容量为1024×4位的静态 RAM ，Intel 2114是一个容量为1024×4位的静 态RAM其引脚和逻辑符号如下图所示。
引脚图
逻辑符号
（四）静态RAM与CPU的连接
进行静态RAM存储器模块与CPU的连接电路 设计时，需要考虑下面几个问题：
1、CPU总线的负载能力 2、时序匹配问题 3、存储器的地址分配和片选问题 4、控制信号的连接
若存储容量较小，可以 将该RAM芯片的单元阵 列直接排成所需要位数
的形式，每一条行选择 线（X选择线）代表一 个字节，每一条列选择 线（Y选择线）代表字 节的一个位，故通常把
行选择线称为字线，而 列选择线称为位线。
（三）静态RAM的例子
1、Intel 6116是CMOS静态RAM芯片，属双列直 插式、24引脚封装。它的存储容量为2K×8位，其 引脚及功能框图如下图所示。
一、静态RAM
（一）六管静态存 储电路
Q7
Q8
图6-2 静态RAM存储单元电路
（二）静态RAM器件的组成
静态RAM器 件可分成三个部 分，分别是存储 单元阵列、地址 译码器和读/写控 制与数据驱动/缓 冲。一个典型的 静态RAM的示意 图如右图所示。
右图是一个1K×1 位的静态RAM器件的组 成框图。该器件总共可 以寻址1024个单元，每 个单元只存储一位数据。
数据（字操作,使用AD0～AD15），也可以只 传送8位数据（字节操作，使用AD0～AD7或 AD8～AD15）。
仅A0为低电平时，CPU使用AD0～AD7， 这是偶地址字节操作；仅为低电平时，CPU使用 AD8～AD15，这是奇地址字节操作。
若和A0同时为低电平时，CPU对AD0～ AD15操作，即从偶地址读写一个字，是字操作； 如果字地址为奇地址，则需要两次访问存储器。 如下表所示
2、Intel 2114是一个容量为1024×4位的静态 RAM ，Intel 2114是一个容量为1024×4位的静 态RAM其引脚和逻辑符号如下图所示。
引脚图
逻辑符号
（四）静态RAM与CPU的连接
进行静态RAM存储器模块与CPU的连接电路 设计时，需要考虑下面几个问题：
1、CPU总线的负载能力 2、时序匹配问题 3、存储器的地址分配和片选问题 4、控制信号的连接
若存储容量较小，可以 将该RAM芯片的单元阵 列直接排成所需要位数
的形式，每一条行选择 线（X选择线）代表一 个字节，每一条列选择 线（Y选择线）代表字 节的一个位，故通常把
行选择线称为字线，而 列选择线称为位线。
（三）静态RAM的例子
1、Intel 6116是CMOS静态RAM芯片，属双列直 插式、24引脚封装。它的存储容量为2K×8位，其 引脚及功能框图如下图所示。
电子技术基础数字部分第六章半导体存储器经典课件
n 地址单元的个数N与二进制地址码的位数 满足2n = N ，如：256个
8
3、输入/输出控制电路
（1）片选信号CS ：解决芯片是否工作的问题；
（2）读写控制信号：决定是读信号还是写信号；
三、RAM的操作与定时
1、读操作
（1）欲读取单元的地址加到存储器的地址输入端； （2）加入有效的片选信号 CS； （3）在 R / W 线上加高电平，经过一段时间后，所选单元的内容出现
半导体存储器就是存储大量二值数据的半导体器件，是数字系统必不可 少的组成部分。这种存储包括：存储文字的编码数据、存储声音的编码数据、 存储图像的编码数据。
衡量存储器性能的重要计数指标——存储容量（目前动态存储器的容量 可达10亿位/片）、存取速度（一些高速存储器的存取时间仅10nS）。
1、存储容量
数 T7
据
线D
D T8
Yj （列选线 ）
数 据
线
特点——数据由触发器记忆，只要不断电，数据可以永久保存。
2、DRAM存储单元
SRAM存储单元所用管子多，功耗大，集成度受到限制。 DRAM存储数据的原理——基于电容电荷的存储效应。
字线
X
位
V
线
CS
CW
存储单元电容
单管动态存储单元
杂散电容
常见的DRAM存储单元有两种结构： 单管（大容量DRAM存储单元普遍采 用单管结构） 、三管 ；
2学时
第六章 半导体存储器
1、半导体存储器的基本概念； 2、随机存储器RAM； 3、只读存储器ROM；
课后练习: P383-7.1.1 、P383-7.1.2
序言
随着半导体集成工艺的不断进步，电路的集成度越来越高。目前，大规 模集成电路LSI日新月异，LSI电路的一个重要应用领域就是半导体存储器。
8
3、输入/输出控制电路
（1）片选信号CS ：解决芯片是否工作的问题；
（2）读写控制信号：决定是读信号还是写信号；
三、RAM的操作与定时
1、读操作
（1）欲读取单元的地址加到存储器的地址输入端； （2）加入有效的片选信号 CS； （3）在 R / W 线上加高电平，经过一段时间后，所选单元的内容出现
半导体存储器就是存储大量二值数据的半导体器件，是数字系统必不可 少的组成部分。这种存储包括：存储文字的编码数据、存储声音的编码数据、 存储图像的编码数据。
衡量存储器性能的重要计数指标——存储容量（目前动态存储器的容量 可达10亿位/片）、存取速度（一些高速存储器的存取时间仅10nS）。
1、存储容量
数 T7
据
线D
D T8
Yj （列选线 ）
数 据
线
特点——数据由触发器记忆，只要不断电，数据可以永久保存。
2、DRAM存储单元
SRAM存储单元所用管子多，功耗大，集成度受到限制。 DRAM存储数据的原理——基于电容电荷的存储效应。
字线
X
位
V
线
CS
CW
存储单元电容
单管动态存储单元
杂散电容
常见的DRAM存储单元有两种结构： 单管（大容量DRAM存储单元普遍采 用单管结构） 、三管 ；
2学时
第六章 半导体存储器
1、半导体存储器的基本概念； 2、随机存储器RAM； 3、只读存储器ROM；
课后练习: P383-7.1.1 、P383-7.1.2
序言
随着半导体集成工艺的不断进步，电路的集成度越来越高。目前，大规 模集成电路LSI日新月异，LSI电路的一个重要应用领域就是半导体存储器。
第6章半导体存储器
3. 读写控制信号：
片选信号CS 或芯片允许信号CE ：当存储器模 块由多个RAM芯片组成时，CS (或CE)用来选 择应访问的存储器芯片；
输出允许信号OE ，接RD，读出时序与SRAM 相同；
编程允许信号PGM ，工作时接VCC ； 编程电压VPP，编程时接高压脉冲，工作时接
VCC。
27256——32Kx8的EPROM
由于电容上存储的电荷不能长时间保 存，总会泄漏，因此必须定时给电容补充 电荷，这个过程称为“刷新”或“再生”。
DRAM具有电路简单、集成度高、体积 小等优点，在通用微机系统中广泛应用。但 是，DRAM的最大缺点是需要定时刷新，并 为实现定时刷新要配备复杂的外围电路，因 而在单片机等小系统中极少使用。
为了简化DRAM的使用，目前出现了集 成动态存储器 iRAM，它将DRAM及其刷新 电路集成到一个芯片中，使得DRAM的使用 可以象SRAM一样简单。
§6-3 只读存储器ROM
ROM存储器的分类较多，有ROM、PROM、 EPROM、EEPROM。
EPROM存储器的使用分为三步：
❖擦除——用紫外线照射15分钟左右即可，擦除干 净后，每个位单元的内容为‘1’，或每个字节单 元的内容为‘FFH’。
3. 功耗
4. 可靠性——指存储器对电磁场及温度等变化的抗干扰能 力，平均无故障间隔时间来表示。
5. 集成度——指在一片数平方毫米的芯片上能集成多少个 基本存储电路，用位／片来表示。
四、 半导体存储器芯片的结构
地地
读
址址 寄译
存储体
写 电
AB 存 码
路
数 据 寄 存 DB
控制电路
OE WE CS
•存储体：存储器芯片的主要部分，用来存储信息 •地址译码电路：根据输入的地址编码来选中芯片内某个特定 的存储单元 •片选和读写控制逻辑：选中存储芯片，控制读写操作
片选信号CS 或芯片允许信号CE ：当存储器模 块由多个RAM芯片组成时，CS (或CE)用来选 择应访问的存储器芯片；
输出允许信号OE ，接RD，读出时序与SRAM 相同；
编程允许信号PGM ，工作时接VCC ； 编程电压VPP，编程时接高压脉冲，工作时接
VCC。
27256——32Kx8的EPROM
由于电容上存储的电荷不能长时间保 存，总会泄漏，因此必须定时给电容补充 电荷，这个过程称为“刷新”或“再生”。
DRAM具有电路简单、集成度高、体积 小等优点，在通用微机系统中广泛应用。但 是，DRAM的最大缺点是需要定时刷新，并 为实现定时刷新要配备复杂的外围电路，因 而在单片机等小系统中极少使用。
为了简化DRAM的使用，目前出现了集 成动态存储器 iRAM，它将DRAM及其刷新 电路集成到一个芯片中，使得DRAM的使用 可以象SRAM一样简单。
§6-3 只读存储器ROM
ROM存储器的分类较多，有ROM、PROM、 EPROM、EEPROM。
EPROM存储器的使用分为三步：
❖擦除——用紫外线照射15分钟左右即可，擦除干 净后，每个位单元的内容为‘1’，或每个字节单 元的内容为‘FFH’。
3. 功耗
4. 可靠性——指存储器对电磁场及温度等变化的抗干扰能 力，平均无故障间隔时间来表示。
5. 集成度——指在一片数平方毫米的芯片上能集成多少个 基本存储电路，用位／片来表示。
四、 半导体存储器芯片的结构
地地
读
址址 寄译
存储体
写 电
AB 存 码
路
数 据 寄 存 DB
控制电路
OE WE CS
•存储体：存储器芯片的主要部分，用来存储信息 •地址译码电路：根据输入的地址编码来选中芯片内某个特定 的存储单元 •片选和读写控制逻辑：选中存储芯片，控制读写操作
数字逻辑电路教程PPT第6章半导体存储器
01
02
03
04
存储容量
根据需求选择合适的存储容量 。
数据安全
考虑数据是否需要长期保存， 以及是否需要加密保护。
读写速度
根据应用场景选择读写速度合 适的存储器。
可靠性和稳定性
选择经过严格测试和验证的优 质产品。
半导体存储器的发展趋势
容量更大
随着技术进步，半导体存储器 的容量不断增大。
速度更快
读写速度更快，满足高性能计 算和大数据处理的需求。
慢、集成度低。
NAND型闪存则具有写入速度快 、集成度高、成本低等优点，但
读取速度较慢、可靠性较低。
闪存的应用场景与限制
闪存广泛应用于各种存储卡、U盘、固态硬盘等存储器产品中。
由于闪存的写入和擦除次数有限，因此不适用于需要频繁读写的大型数据库应用。
同时，由于闪存的读取速度和可靠性受工艺和材料影响较大，因此不同品牌和型号 的闪存产品性能差异较大。
02
地址译码器：用于将输 入的地址信号转换为对 应的存储单元的地址。
03
04
控制逻辑：负责控制存 储单元的读写操作。
数据输入/输出缓冲器： 用于输入和输出数据。
RAM的工作原理
写入操作
当写入使能信号有效时，数据通过数据输入缓冲器进入存储单元，并保存在相应 的地址中。
读取操作
当读取使能信号有效时，控制逻辑从指定地址的存储单元中读取数据，并通过数 据输出缓冲器输出。
05
CATALOGUE
半导体存储器的比较与选择
RAM、ROM与闪存的比较
RAM
随机存取存储器，数据读 写速度快，但断电后数据 会丢失。
ROM
只读存储器，数据只能读 取不能写入，断电后数据 不会丢失。
半导体存储器PPT38页
13、遵守纪律的风气的培养，只有领 导者本 身在这 方面以 身作则 才能收 到成效 。—— 马卡连 柯 14、劳动者的组织性、纪律性、坚毅 精神以 及同全 世界劳 动者的 团结一 致，是 取得最 后胜利 的保证 。—— 列宁 摘自名言网
15、机会是不守纪律的。——雨果
谢谢
11、越是没有本领的就越加自命不凡。——邓拓 12、越是无能的人，越喜欢挑剔别人的错儿。——爱尔兰 13、知人者智，自知者明。胜人者有力，自胜者强。——老子 14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。——歌德 15、最具挑战性的挑战莫过于提升自我。——迈克尔·F·斯特利
半导体存储器
11、战争满足了，或曾经满足过人的 好斗的 本能， 但它同 时还满 足了人 对掠夺 ，破坏 不应把纪律仅仅看成教育的手段 。纪律 是教育 过程的 结果， 首先是 学生集 体表现 在一切 生活领 域—— 生产、 日常生 活、学 校、文 化等领 域中努 力的结 果。— —马卡 连柯(名 言网)
15、机会是不守纪律的。——雨果
谢谢
11、越是没有本领的就越加自命不凡。——邓拓 12、越是无能的人，越喜欢挑剔别人的错儿。——爱尔兰 13、知人者智，自知者明。胜人者有力，自胜者强。——老子 14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。——歌德 15、最具挑战性的挑战莫过于提升自我。——迈克尔·F·斯特利
半导体存储器
11、战争满足了，或曾经满足过人的 好斗的 本能， 但它同 时还满 足了人 对掠夺 ，破坏 不应把纪律仅仅看成教育的手段 。纪律 是教育 过程的 结果， 首先是 学生集 体表现 在一切 生活领 域—— 生产、 日常生 活、学 校、文 化等领 域中努 力的结 果。— —马卡 连柯(名 言网)
第6章 半导体存储器
双发射极存储单元 肖特基耦合存储单元
RAM
I2L RAM
I2L 存储单元
ECL RAM
ECL 存储单元
静态 RAM
六管静态存储单元
MOS 型 RAM
四管、三管、单管存储单 动态 RAM
元
CMOS RAM
CMOS 存储单元
高 中 最高 低 低
低
小 中 小 大 最大
较大
大 中 大 小 小
最小
高 速度最高，存取时间小于
OMUX；
返回
(3)为三态多路开关 TSMUX； (4)为反馈多路开关FMUX
6.5 可编程逻辑阵列(PLA)
图6.5.1 PLA电路举例 图6.5.2 用PLA设计一位全加器 图6.5.3 用PLA设计时序电路
返回
图6.5.1 PLA电路举例
VCC
A
A
A
A
B
B
B
B
C
C
C P1 P2 P3 P4
OE
A0
…
A10
O0
…
O7
(a)
(a) 结构图
(b) 逻辑框图
(b)
返回
表6.2.1 2716工作模式表
模式
PD/ PGM
OE
读
0
0
未选中
×
1
功率下降
1
×
编程
正脉冲
1
程序校验
0
0
程序禁止
0
1
VPP/V +5 +5 +5 +25 +25
+25
VCC/V +5 +5 +5 +5 +5
电子教案《数字电子技术》 第六章(教案)第6章 半导体存储器
《数字电子技术》教案第6章半导体存储器6.1随机存取存储器（RAM）1．半导体存储器的概念半导体存储器是一种以半导体电路作为存储媒体的存储器件，具有品种多、容量大、速度快、耗电省、体积小、操作方便、维护容易等优点，被广泛应用于数字电子设备中。
2．半导体存储器的分类：（1）按照使用功能的不同，半导体存储器可分为随机存取存储器RAM和只读存储器ROM。
（2）按照制造工艺的不同，半导体存储器可分为双极晶体管存储器和MOS晶体管存储器。
（3）按照存储原理的不同，半导体存储器可分为静态和动态两种。
6.1.1 RAM的基本结构随机存取存储器简称RAM，也称作读/写存储器，既能方便地读出所存数据，又能随时写入新的数据；其缺点是数据的易失性，即一旦掉电，所存的数据全部丢失。
如图6-1所示为RAM的内部结构图，由存储矩阵、地址译码器、读/写控制器、输入/输出控制、片选控制等部分组成。
图6-1 RAM的内部结构图1．存储矩阵存储矩阵是RAM的核心部分，主要用来存储数据信息，其电路结构为寄存器矩阵。
2．地址译码器图6-3 输入/输出控制电路（1）当选片信号CS 1=时，5G ，4G 输出为0，三态门0G ，1G ，3G 均处于高阻状态，输入/输出（/I O ）端与存储器内部完全隔离，存储器禁止读/写操作，即不工作。
（2）当CS 0=时，芯片被选通。
① 当/1R W =时，5G 输出高电平，3G 被打开，于是被选中的单元所存储的数据出现在I/O 端，存储器执行读操作。
② 当/0R W =时，4G 输出高电平，1G ，2G 被打开，此时加在/I O端的数据以互补的形式出现在内部数据线上，并被存入到所选中的存储单元，存储器执行写操作。
6.1.3 RAM 的工作时序 1．读操作时序分析如图6-4所示为RAM 操作时序图。
图6-4 RAM 读操作时序图由图6-4可知，读操作过程主要包括以下几点：（1）欲读出单元的地址加到存储器的地址输入端ADD 。
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第6章半导体存储器
精品
数字电路与逻辑设计
6.1 概述
半导体存储器 ：用于储存大量二进制数据的半导 体器件，它是由存储单元矩阵构成。 位（bit）：二进制中的一个数码，它是半导体存储器中存 储数据的最小单位。 字节（Byte）：8位（bit）二进制数。
半字节（nibble）：一个字节分为两组，4位为半个字节 字（word）：一个完整的信息单位，通常一个 字包含一个或多个字节 。
（c）32x1 矩阵
32个存储单元的半导体存储器
数字电路与逻辑设计
半导体存储器的重要指标：
1．存储容量
指存储器可以容纳的二进制信息量，以存储器中存储地址
寄存器（MAR， Memory Address Register）的编址数与存 储字位数的乘积表示，M位地址总线、N位数据总线的半导体 存储器芯片的存储容量为2M×N位。
数字电路与逻辑设计
（2）DRAM（Dynamic RANDOM - ACCESS MEMORY ）
DRAM是利用MOS管的栅极对其衬底间的分布电容来保 存信息，以储存电荷的多少，即电容端电压的高低来表示“1” 和“0”。DRAM的每个存储单元所需的MOS管较少，可以由4 管、3管和单管MOS组成，因此DRAM的集成度较高、功耗也 低。但缺点是保存在DRAM中的信息——MOS管栅极分布电容 上的电荷会随着电容器的漏电而逐渐消失，一般信息保存时间 为2ms左右。为了保存DRAM中的信息，每隔1～2ms要对其刷 新一次，因此采用DRAM的计算机必须配置刷新电路。另外， DRAM的存取速度较慢，容量较大。一般微机系统中的内存都 采用DRAM 。
数字电路与逻辑设计
半导体存储器由存储单元矩阵构成，每个存储单 元中要么是0，要么是1，每个矩阵单元可以通过行和 列的位置来确定 ，存储单元矩阵可以有几种不同的构 成形式。
4 3 2 1
12345678
（a）4x8 矩阵
8
7 6 5 4 3 2 1
1234
（b）8x4 矩阵
32
31 . . . 3 2 1 1
（1）SRAM （ STATIC RANDOM - ACCESS MEMORY ）
MOS管组成的单极型SRAM是由6个MOS管组成的双稳 态触发电路。SRAM的特点是只要电源不撤除，写入SRAM的 信息将不会消失，不需要刷新电路。同时再读出时不破坏原存 信息，一经写入可多次读出。SRAM的功耗较大，容量较小， 存取速度较快。
启如 储动，容一某量次存 为存储2储16器器×操芯8位片的= 6M4AKR×为81位6起 储，位动 器6，4两 操存K次 作即储独 之1字立 间6位的 所长存需的为编8位址，数则。其存
2作所．，经存到历完的储成时速该间度操作
的最小时间间隔
存储器的存储速度可以用两个时间参数表示 ：“ 存取时间”(Access Time) TA 和“存储周期 ”(Memory Cycle)TMC ，存储周期TMC略大于存取时间 TA。
选一位(或n位)，使这些被选中的单元与读/写电路和I/O(
输入/输出端)接通，以便对这些单元进行读/写操作。
数字电路与逻辑设计
地 址 A0 ~ Ai 输
行 地 址 译
入
码
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
CS R /W
③读/写控制电路用于对电路的工作状态进行控制。CS称 为片选信号，当CS=0时，RAM工作；CS=1时，所有 I/O 端均为高阻状态，不能对RAM进行读/写操作。R/W称为 读/写控制信号。R/ W=1 时，执行读操作，将存储单元中 的信息送到I/O端上；当R/ W=0时，执行写操作，加到 I/O端上的数据被写入存储单元中。
写
I/O
控
制
列地址译码 Ai+1 ~ An
CS R /W
地址输入
②地址译码器一般都分成行地址译码器和列地址译码器
两部分，行地址译码器将输入地址代码的若干位A0~Ai译 成某一条字线有效，从存储矩阵中选中一行存储单元；
列地址译码器将输入地址代码的其余若干位(Ai+1~An-1)译 成某一根输出线有效，从字线选中的一行存储单元中再
2．SRAM的静态存储单元
数字电路与逻辑设计
行选线X
说明：
存储
UDD
单元
位
位
V2
V4
线
线
D
V5 Q
Q V6
D
V1
V3
V7 I/O
列选线Y
V8 I/O
六管NMOS存储单元
①V1~V4管：构成基本RS触发器， 用于存储数据；
②V5、V6管：行选通管，受行选线 X控制。X=0时，两个管子截止； X=1时，两个管子导通，存储的数 据送到位线上；
③V7、V8管：列选通管，受 列选线Y控制，列选线Y为高 电平时，位线上的信息被分别
送至输入输出线，从而使位线 上的信息同外部数据线相通。
数字电路与逻辑设计
工作原理：
①读出操作: 当行选线X和列选线Y同时
为“1”，则存储信息Q和Q被 读到I/O线和I/O线上。
②写入信息操作
行选线X
存储
UDD
单元
位
数字电路与逻辑设计
6.2随机存储器
随机存取存储器也称随机存储器或随机读/写存储器（ RANDOM - ACCESS MEMORY ），简称RAM。RAM工作时 可以随时从任何一个指定的地址写入(存入)或读出(取出)信息,分 为静态随机存取存储器 ( SRAM ) 和动态随机存取存储器 ( DRAM ) 。
位
V2
V4
线
线
D
V5 Q
Q V6
D
V1
V3
V7 I/O
列选线Y
V8 I/O
当X、Y线为“1”时，将要写入的信息加在I/O线上， 经反相后I/O线上有其相反的信息。信息经V7、V8 和V5、 V6加到触发器的Q端和Q端，也就是加在了V3和V1的栅极 ，从而使触发器触发，即信息被写入。
数字电路与逻辑设计
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
Hale Waihona Puke CS R /W① 存储矩阵由许多存储单元排列组成，每个存储单元能 存放一位二值信息 (0或1)，在译码器和读/写电路的控制 下，进行读/写操作。
地 址 A0 ~ Ai 输
行 地 址 译
入
码
存储矩阵
数字电路与逻辑设计
读
/
数字电路与逻辑设计
6.2.1 静态随机存储器
1．电路结构
SRAM主要由存储矩阵、地址译码器和读/写控制电路三部分 组成。
行
地 址 A0 ~ Ai
地 址
输
译
入
码
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
CS R /W
SRAM结构示意图
行
地 址 A0 ~ Ai
地 址
输
译
入
码
说明：
精品
数字电路与逻辑设计
6.1 概述
半导体存储器 ：用于储存大量二进制数据的半导 体器件，它是由存储单元矩阵构成。 位（bit）：二进制中的一个数码，它是半导体存储器中存 储数据的最小单位。 字节（Byte）：8位（bit）二进制数。
半字节（nibble）：一个字节分为两组，4位为半个字节 字（word）：一个完整的信息单位，通常一个 字包含一个或多个字节 。
（c）32x1 矩阵
32个存储单元的半导体存储器
数字电路与逻辑设计
半导体存储器的重要指标：
1．存储容量
指存储器可以容纳的二进制信息量，以存储器中存储地址
寄存器（MAR， Memory Address Register）的编址数与存 储字位数的乘积表示，M位地址总线、N位数据总线的半导体 存储器芯片的存储容量为2M×N位。
数字电路与逻辑设计
（2）DRAM（Dynamic RANDOM - ACCESS MEMORY ）
DRAM是利用MOS管的栅极对其衬底间的分布电容来保 存信息，以储存电荷的多少，即电容端电压的高低来表示“1” 和“0”。DRAM的每个存储单元所需的MOS管较少，可以由4 管、3管和单管MOS组成，因此DRAM的集成度较高、功耗也 低。但缺点是保存在DRAM中的信息——MOS管栅极分布电容 上的电荷会随着电容器的漏电而逐渐消失，一般信息保存时间 为2ms左右。为了保存DRAM中的信息，每隔1～2ms要对其刷 新一次，因此采用DRAM的计算机必须配置刷新电路。另外， DRAM的存取速度较慢，容量较大。一般微机系统中的内存都 采用DRAM 。
数字电路与逻辑设计
半导体存储器由存储单元矩阵构成，每个存储单 元中要么是0，要么是1，每个矩阵单元可以通过行和 列的位置来确定 ，存储单元矩阵可以有几种不同的构 成形式。
4 3 2 1
12345678
（a）4x8 矩阵
8
7 6 5 4 3 2 1
1234
（b）8x4 矩阵
32
31 . . . 3 2 1 1
（1）SRAM （ STATIC RANDOM - ACCESS MEMORY ）
MOS管组成的单极型SRAM是由6个MOS管组成的双稳 态触发电路。SRAM的特点是只要电源不撤除，写入SRAM的 信息将不会消失，不需要刷新电路。同时再读出时不破坏原存 信息，一经写入可多次读出。SRAM的功耗较大，容量较小， 存取速度较快。
启如 储动，容一某量次存 为存储2储16器器×操芯8位片的= 6M4AKR×为81位6起 储，位动 器6，4两 操存K次 作即储独 之1字立 间6位的 所长存需的为编8位址，数则。其存
2作所．，经存到历完的储成时速该间度操作
的最小时间间隔
存储器的存储速度可以用两个时间参数表示 ：“ 存取时间”(Access Time) TA 和“存储周期 ”(Memory Cycle)TMC ，存储周期TMC略大于存取时间 TA。
选一位(或n位)，使这些被选中的单元与读/写电路和I/O(
输入/输出端)接通，以便对这些单元进行读/写操作。
数字电路与逻辑设计
地 址 A0 ~ Ai 输
行 地 址 译
入
码
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
CS R /W
③读/写控制电路用于对电路的工作状态进行控制。CS称 为片选信号，当CS=0时，RAM工作；CS=1时，所有 I/O 端均为高阻状态，不能对RAM进行读/写操作。R/W称为 读/写控制信号。R/ W=1 时，执行读操作，将存储单元中 的信息送到I/O端上；当R/ W=0时，执行写操作，加到 I/O端上的数据被写入存储单元中。
写
I/O
控
制
列地址译码 Ai+1 ~ An
CS R /W
地址输入
②地址译码器一般都分成行地址译码器和列地址译码器
两部分，行地址译码器将输入地址代码的若干位A0~Ai译 成某一条字线有效，从存储矩阵中选中一行存储单元；
列地址译码器将输入地址代码的其余若干位(Ai+1~An-1)译 成某一根输出线有效，从字线选中的一行存储单元中再
2．SRAM的静态存储单元
数字电路与逻辑设计
行选线X
说明：
存储
UDD
单元
位
位
V2
V4
线
线
D
V5 Q
Q V6
D
V1
V3
V7 I/O
列选线Y
V8 I/O
六管NMOS存储单元
①V1~V4管：构成基本RS触发器， 用于存储数据；
②V5、V6管：行选通管，受行选线 X控制。X=0时，两个管子截止； X=1时，两个管子导通，存储的数 据送到位线上；
③V7、V8管：列选通管，受 列选线Y控制，列选线Y为高 电平时，位线上的信息被分别
送至输入输出线，从而使位线 上的信息同外部数据线相通。
数字电路与逻辑设计
工作原理：
①读出操作: 当行选线X和列选线Y同时
为“1”，则存储信息Q和Q被 读到I/O线和I/O线上。
②写入信息操作
行选线X
存储
UDD
单元
位
数字电路与逻辑设计
6.2随机存储器
随机存取存储器也称随机存储器或随机读/写存储器（ RANDOM - ACCESS MEMORY ），简称RAM。RAM工作时 可以随时从任何一个指定的地址写入(存入)或读出(取出)信息,分 为静态随机存取存储器 ( SRAM ) 和动态随机存取存储器 ( DRAM ) 。
位
V2
V4
线
线
D
V5 Q
Q V6
D
V1
V3
V7 I/O
列选线Y
V8 I/O
当X、Y线为“1”时，将要写入的信息加在I/O线上， 经反相后I/O线上有其相反的信息。信息经V7、V8 和V5、 V6加到触发器的Q端和Q端，也就是加在了V3和V1的栅极 ，从而使触发器触发，即信息被写入。
数字电路与逻辑设计
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
Hale Waihona Puke CS R /W① 存储矩阵由许多存储单元排列组成，每个存储单元能 存放一位二值信息 (0或1)，在译码器和读/写电路的控制 下，进行读/写操作。
地 址 A0 ~ Ai 输
行 地 址 译
入
码
存储矩阵
数字电路与逻辑设计
读
/
数字电路与逻辑设计
6.2.1 静态随机存储器
1．电路结构
SRAM主要由存储矩阵、地址译码器和读/写控制电路三部分 组成。
行
地 址 A0 ~ Ai
地 址
输
译
入
码
存储矩阵
读
/
写
I/O
控
制
列地址译码
Ai+1 ~ An 地址输入
CS R /W
SRAM结构示意图
行
地 址 A0 ~ Ai
地 址
输
译
入
码
说明：