第五章 触发器1

1 0
0 1
CLK=1时，主触发器将被置1，从触发器保持。 CLK回到低电平以后，CLK’=1，主触发器保持， 从触发器工作，它的输入SS=Qm=1、RS=Q’m=0，因而 输出也被置成1状态。
2） S=0、R=1时： 0 0 0 1 0 1
1
1 0
1
CLK=1时，主触发器将被置0，从触发器保持。 CLK回到低电平以后，主触发器保持，从触发器工 作，它的输入SS=Qm=0、RS=Q‘m=1，因而输出也被置 成0状态。
①若原状态Q 1 Q ' 0 输出：保持1状态
②若原状态Q 0 Q ' 1 输出：保持0状态
0 0
1 1
0 1 0
0 0
0
1
0 0
0
1 1
输入RD=1, SD=1时
输出全是0 1 0
0 11
若SD先回0 Q=0、 Q'=1
若RD先回0
Q=1、 Q'=0
1 01
1 0
当RD=SD=1时, Q 、Q’ 违背互补输出的原则, 故不允 许输入RD、SD同时为1，有约束条件SDRD=0。
0 1 0 1
0 1 1 1 0 0 1 0 0 0
1
1
1 0 1 0 1 1
SR锁存器也可以用与非门构成 1
1
S D ' RD ' Q Q *
0 1 0 1
0 1 1 1 0 0 1 0 0 0 1 1
1
0
1 0 1 0 1 1 1 1
SR锁存器也可以用与非门构成 0 1
S D ' RD ' Q Q *
置0
不允许
SR锁存器也可以用与非门构成 0 1
S D ' RD ' Q Q *
0 1 0 1
0 1 1 1
1
0
SR锁存器也可以用与非门构成 1 0
S D ' RD ' Q Q *
0 1 0 1
0 1 1 1 0 0 1 0
0
1
1 0 1 0
SR锁存器也可以用与非门构成 1
0
S D ' RD ' Q Q *
SR锁存器的特点
（ 1 ）锁存器的次态不仅与输入信号状态有关， 而且与锁存器的初态有关。 （ 2 ）电路具有两个稳定状态，但它的置 0 或置 1 操作是由输入的置 0或置1信号直接完成的，不需 要触发信号触发。
（3）对输入信号有约束条件：RDSD=0。
5.3
电平触发的触发器
一、电平触发 SR触发器的电路结构
当RD、SD输入的高电平信号同时消失时，将无法确 定输出端的下个状态。
或非门组成的SR锁存器的特性表
初态（也 记做Qn） 含有状态变量 的真值表叫做 特性表（或功 能表）。
S D RD Q Q *
次态（也 记做Qn+1） 保持 置1
0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1
0 0 1 1 0 1 1 1 0 0 1 0 0 0① 1 0①
2.工作原理
（1）CLK=1时
主触发器:CLK=1,工作 从触发器:CLK’=0，保持
主触发器:CLK=0，保持 （2）CLK由高变低后 从触发器:CLK’=1，工作，其输入信号就是主触 发器的输出。 结论：因此在CLK的一个变化周期中，触发器输出端 的状态只可能改变一次。
1） S=1、R=0时 1 1 0 0 1 0
1
1
特性表
1 1 0
CLK S
0 0 1 X X 0 0 1 1
R
X X 0 0 0 0
Q
0 1 0 1 0 1
Q*
0 1 0 1 1 1
0
1
1 1 1
特性表
0 1 1
CLK S
0 0 1 X X 0 0 1 1
R
X X 0 0 0 0
Q
0 1 0 1 0 1
Q*
0 1 0 1 1 1
1
0
1 1 1
例：主从SR触发器的CLK、S和R的电压波形如下图， 试画出Q和Q'端的电压波形。设触发器初态Q=0。
方法:先确定Qm、Q’m，再确定 Q、Q' 注意：在第六个CLK高电平期 间，Qm和Qm’的状态改变了两 次，但输出端的状态并不改变。
主从SR触发器动作特点总结：
1、主从SR触发器为脉冲触发方式：高电平准
0 1
0 1 0 1
0 1
1 1 0 0
CMOS电平触发D触发器
CLK=1时，TG1导 通TG2截止，Q= D。 CLK=0后，TG1 截止TG2导通。 G1输入电容的存储效 应，短时间内G1输入 端仍然保持为TG1截止 前瞬间的状态，同时 G1、G2和TG2形成了状 态自锁的闭合回路， 所以Q和Q‘的状态被保 存了下来。
0 0 0 0
0 0 1 1
0 1 0 1
1① 1① 1 1
0
1
1 0 1 0 1 1 1 1
0 0 1 0 0 0 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
S D ' RD ' Q Q *
0 0
0 0
0 1① 1 1①
不允许 置0
1 1 0 0 1 1
0 0 1 1 1 1
备；下降沿翻转。克服了电平触发方式中CLK=1 期间输出状态可能多次翻转的问题。 2、由于主触发器本身是电平触发SR触发器， 所以输入信号仍须遵守约束条件SR=0。
二、主从JK触发器
功能更完善，出现S=R=1时，状态也确定的触发器。
输出：1状态 在SD=1信号消失以后， Q=1、Q’=0，输出保持1状态
输入SD=1, RD=0时
0
SD称为 置位端 或置1 输入端.
1
0 1
0
输入SD=0 , RD=1时
输出：0状态 在RD=1信号消失以后， Q=0、Q’=1，输出保持0状态
1 0
RD称为 复位端 或置0 输入端.
0
0
1
输入SD=0 , RD=0时
0 0 1 0 1 0 1 0 1 1 0 1
置1
保持
信号输入端为低电平有效。 输入端用S’D，R’D表示。图 形符号中带有小圆圈。
SR锁存器的动作特点：输入信号能直接改变输出端的 状态；因此，也把SD（或S’D）称作直接置位端，RD （或R’D）称作直接复位端；将这个电路称为直接置 位、复位锁存器(Set-Reset Latch)。
三、电平触发 SR触发器的动作特点
（1）只有当CLK为有效电平时，触发器才能接受输入 信号，并按照输入信号将触发器的输出置成相应的状态 。 CLK=1的全部时间里S和R状态的变化都可能引起触 发器输出端状态的变化，因此在同一个CLK高电平期 间输入信号的多次改变，可能引起输出端状态的多次改 变，降低了电路的抗干扰能力； CLK＝0时输出状态保持不变，与SR锁存器相比， 电平触发的触发器对状态的转变增加了时间控制。 （2） S 、 R之间有约束。不能允许出现S 和R同时为1 的情况，否则可能会使触发器处于不确定的状态。
1
1
1
0
1
1
1
1
0
0
全1
1
1
1
1
全1
在CLK信号到来之前将触发器置成指定状态：异步置 位(置1)输入端S‘D和异步复位(置0)输入端R’D，可立即 将触发器置1或置0，不受时钟信号的控制。 低电平有效，正常工作时应使其无效(处于高电平)。
注意：用S‘D或R’D将触发器置1或置0应当在CLK=0的 状态下进行。否则低电平消失后预置的状态不一定能保 存下来。
第5章 触发器
1
5.1 概述
功能：能够存储1位二值信号的基本单元电路统称为 触发器(Flip-Flop)，是具有记忆功能的基本逻辑单 元。 两个基本特点： 1. 具有两个能自行保持的稳定状态：用来表示逻 辑状态0和1或二进制数的0和1； 2. 在触发信号的操作下，根据不同的输入信号可 以置成0或1状态。 触发器的分类： 触发方式：电平触发、脉冲触发和边沿触发等 控制方式：SR触发器、JK触发器、T触发器、D触发器等 存储数据：静态触发器和动态触发器
3） S=0、R=0时: 0 1 0 0 1 0
1 0
0 1
CLK为1时，主触发器保持。 CLK回到低电平以后，由于输入不变，所以从触 发器的输出也保持原来的状态。
4） S=1、R=1时: 1 1 1 1
1 1
1 0
0 1
CLK为1时，主触发器的输出被置为全1。 CLK回到低电平以后，从触发器的输出也被置为全1.
又称为同步SR触发器，G1、G2组成SR锁存器,G3、 G4组成输入控制电路。 CLK为触发信号的输入端，通常称触发信号为时钟 信号（CLOCK）。
1 0 1
CLK=0时，G3、G4门被封锁，S、R不会影响输出状 态，故触发器维持原状态不变。
S’ 1 R’
CLK=0时，G3、G4门被封锁，S、R不会影响输出状 态，故触发器维持原状态不变。
例：已知电平触发SR触发 器的输入信号波形如下图， 试画出Q、Q'端的电压波 形。设触发器的初态为 Q=0。
四、电平触发的D触发器
为了适应单端输入信号的场合,有时把电平触发SR 触发器作成S=D、R=D‘的形式，构成电平触发D触发器。
功能表
CLK D Q Q *
0 X 0 X
1 1 1 1 1 0 1 0
CLK=1时，G3、G4 相当于反相器，S、R通过G3、G4 反相加到与非门锁存器上，输出端状态跟随输入信号的 变化而改变。将CLK的这种控制方式称为电平触发方式。