电大电工电子技术第10章 触发器与时序电路
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电子技术基础-触发器和时序逻辑电路
为了增强抗干扰能力。 触发器仅仅在时钟CP跳转时刻（脉冲的上升沿或下降沿到 来时）才发生翻转，而在CP=1或CP=0期间，触发器的状态保 持不变。输入端的任何变化都不影响触发器的次态输出。
常用集成边沿触发器有： 双JK边沿触发器：CT3112/4112、CT2108等。 单JK边沿触发器：CT2101/2102（下降沿触发）、CT1070（上 升沿触发）。
8.2.1 时序逻辑电路的概述
时序逻辑电路：含有具有记忆能力的存储器件，任何一个 时刻的输出状态不仅取决于当时的输入信号，还与电路的原状 态有关。
X1
Y1
Xn
组合逻辑电路
Ym
… …
… …
Q1
W1
存储电路
Qj
Wk
8.2.2 时序逻辑电路的分析 步骤：
（1）由逻辑图写出方程式（时钟方程、输出方程、 驱动方程、状态方程）。 （2）列写状态转换真值表。
3.有记忆功能：在无外来触发信号作用时， 电路将保持原状态不变。
4.有计数功能：来一个计数脉冲，电路翻转 一次，计数一次。
5.缺点:计数时存在空翻问题。
8.1.3 JK触发器
一种功能完善，应用极广泛的电路。 Q Q
1.电路组成
两个可控 RS触发器通过一源自从触发器个非门(反相器)相连,分别称
SCR
主触发器和从触发器。
111
0
111
000
1
(6)状态图
(7)时序图
2.异步时序电路分析举例
例8.5 图示为74LS290主体电路，试分析这部分电路的逻 辑功能。
[解] (1)三个异步触发的下降延JK触 发器：CPB控制FF0的CP，Q1控 制FF1的CP，Q2控制FF2的CP。
常用集成边沿触发器有： 双JK边沿触发器：CT3112/4112、CT2108等。 单JK边沿触发器：CT2101/2102（下降沿触发）、CT1070（上 升沿触发）。
8.2.1 时序逻辑电路的概述
时序逻辑电路：含有具有记忆能力的存储器件，任何一个 时刻的输出状态不仅取决于当时的输入信号，还与电路的原状 态有关。
X1
Y1
Xn
组合逻辑电路
Ym
… …
… …
Q1
W1
存储电路
Qj
Wk
8.2.2 时序逻辑电路的分析 步骤：
（1）由逻辑图写出方程式（时钟方程、输出方程、 驱动方程、状态方程）。 （2）列写状态转换真值表。
3.有记忆功能：在无外来触发信号作用时， 电路将保持原状态不变。
4.有计数功能：来一个计数脉冲，电路翻转 一次，计数一次。
5.缺点:计数时存在空翻问题。
8.1.3 JK触发器
一种功能完善，应用极广泛的电路。 Q Q
1.电路组成
两个可控 RS触发器通过一源自从触发器个非门(反相器)相连,分别称
SCR
主触发器和从触发器。
111
0
111
000
1
(6)状态图
(7)时序图
2.异步时序电路分析举例
例8.5 图示为74LS290主体电路，试分析这部分电路的逻 辑功能。
[解] (1)三个异步触发的下降延JK触 发器：CPB控制FF0的CP，Q1控 制FF1的CP，Q2控制FF2的CP。
触发器和时序逻辑电路电子技术课件ppt知识介绍
• 同步RS触发器：在基本RS触发器的基础上增加了时钟信号CP的控制。只有在 CP的上升沿或下降沿到来时，才会根据R和S的输入信号改变输出状态。消除了 基本RS触发器的约束条件，使得设计更为灵活。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
《电工电子技术》课件——触发器
01
02
TTL 维持阻塞 D 触发器（通 常上升沿触发）
TTL 边沿 JK 触发器（通常 下降沿触发）
03
CMOS 边沿 D 触发器和边沿 JK 触发器（通 常上升沿触发）
（二） 边沿 JK 触发器
CP 触发的边沿 JK 触发器 具有异步端的边沿 JK 触发器
可知，边沿 JK 触发器的特性方程：Q n1 JQ n KQ n
特性表：触发器次态与输入信号和电路原有状态之间关系。
次态：触发器在输 入信号变化后的状 态，用 Qn+1 表示。
现态：触发器在输 入信号变化前的状 态，用 Qn 表示。
RD SD Qn Qn+1 000×
001×
说明 状态不定
010 0
011 0
置0
100 1
101 1
置1
110 0 1 1 1 1 保持原状态不变
边沿触发器小结：
4. 边沿触发器的逻辑功能和特性方程与同步触发器 的相同，但由于触发方式不一样，因此，它们的逻 辑功能和特性方程成立的时间不同。边沿触发器的 逻辑功能和特性方程只在时钟的上升沿（或下降沿） 成立。
Qn+1 0
1 0 ××
1
0 0 × × 不定态
1 1 0×
Qn
1 1 1×
Qn
11↑0
0
11↑1
1
可得， D 触发器的特性方程：Qn＋1＝D
说明 异步置 0 异步置 1 禁用
保持
CP 时 Qn+1 = D
例：设触发器初态为 0 ，试对应输入波形画出 Q1、Q2 的波形。
D
1D
CP
C1
(a)
S
CP
电工电子技术第10单元 触发器和时序逻辑电路
3．基本RS触发器功能描述
为了便于区别，通常将触发器接收输 入信号之前的状态称为触发器的现态，用 Qn表示；将触发器接收输入信号之后的状 态称为触发器的次态，用Qn+1表示。
现态和次态是两个相邻离散时间里 触发器输出端的状态，描述触发器的逻 辑功能就是要找出触发器的次态与现态 及输入信号之间的关系。 描述触发器逻辑功能的方式较多， 通常有状态转换真值表、特性方程等。
（2）异步计数器
异步计数器是指各级计数器单元的 时钟是不同步的，高位计数单元的时钟 是由比它低一位的计数单元的输出来提 供的，只有低位计数单元翻转以后，高 位计数单元才有翻转的可能。
因此，这类计数器又叫做串行计数器、 行波计数器或波纹计数器。 这种计数器的优点是电路简单，要求 时钟脉冲CP的驱动功率较小，但计数速度 低，过渡干扰脉冲大。
假定触发器原来处于0状态规定q端的状态为触发器状态即q01按照与非门有低出高的功能会使g2门输出q1即g1门输入a1此时g1门两输入均为高电平按全高出0的功能0即b0于是触发器由原来的0状态翻转为1状态即使撤除输入信号因b0所以触发器仍会保持g2门输出q1和g1门输出0即触发器可稳定地保持1状态不变这就是触发器具有存储记忆功能的原因
1．按计数长度不同分类
在同步和异步计数器中，按照计数 长度不同，又有二进制、十进制和任意 进制之分。
（1）二进制计数器
以二进制数运算规则的方式进行计 数的电路称为二进制计数器。 例如，上面介绍的由T'触发器构成 的基本计数单元就是1位二进制计数器。
一般来说，如果用n表示二进制代码的 位数（也就是相对应的触发器个数），用N 表示有效状态数（即编码时已经使用J的代 码状态数）在二进制计数器中则有 N=2n
2．触发器由门电路构成
《电工与电子技术》考试【 触发器和时序逻辑电路】题目类型【问答题】难度【易】
问题【2】删除修改
为什么触发器能寄存0或1？
答案：
因为
问题【3】删除修改
基本RS触发器、钟控触发器和边沿触发器在什么时候会因为干扰而可能产生误动作？
答案：
基本RS触发器在任何时候都会受干扰而产生误触发；钟控触发器在CP脉冲高电平期间会因干扰而误触发；而边沿触发器只有在CP脉冲上升沿或是下降沿时才会受干扰产生误触发。
问题【4】删除修改
触发器的逻辑功能有哪几种描述方法？
答案：
触发器的逻辑功能的描述方法有：真值表法；逻辑函数表达式；真值表法；波形图法和状态转换图法等5种。
问题【5】删除修改
钟控触发器的电路结构型式，逻辑功能及触发方式三者之间有什么关系？逻辑功能相同的触发器，触发方式是否相同？
答案：
电路结构不同，逻辑功能和触发器方式便可能不同。但同一种逻辑功能的触发器，可以采用不同的电路结构，便有不同的触发方式。因此，逻辑功能相同的触发器，触发方式不一定相同。
问题【9】删除修改
什么是并行输入、串行输入、并行输出、串行输出？
答案：
并行输入，即当寄存指令来到时，待寄存的各位数据同时存放到各位触发器；串行输入，即在移位脉冲的作用下，待存数据逐位向左或向右移入各触发器；并行输出，即当取指指令来到时，被存放的数据同时在各位触发器的输出端取出；串行输出，即在移位脉冲的作用下，被存数据由最高位或最低位逐位取出。
问题【10】删除修改
什么是异步计数器，什么是同步计数器两者有什么区别？
答案：
异步计数器，即计数脉冲不是同时加到各位触发器的C端，因此各位触发器的翻转有先后次序，即是异步的。同步计数器，即计数脉冲是同时加到各位触发器的C端，因此各位触发器的翻转和计数脉冲同步。同步计数器运算速度快，可靠性高。而异步计数器不仅运算速度慢，而且可能产生误码，如由状态“0111”变到“1000”的过程实际上是111→0110→0100→0000→1000。同步计数器则在同一时刻由0111→1000。
为什么触发器能寄存0或1？
答案：
因为
问题【3】删除修改
基本RS触发器、钟控触发器和边沿触发器在什么时候会因为干扰而可能产生误动作？
答案：
基本RS触发器在任何时候都会受干扰而产生误触发；钟控触发器在CP脉冲高电平期间会因干扰而误触发；而边沿触发器只有在CP脉冲上升沿或是下降沿时才会受干扰产生误触发。
问题【4】删除修改
触发器的逻辑功能有哪几种描述方法？
答案：
触发器的逻辑功能的描述方法有：真值表法；逻辑函数表达式；真值表法；波形图法和状态转换图法等5种。
问题【5】删除修改
钟控触发器的电路结构型式，逻辑功能及触发方式三者之间有什么关系？逻辑功能相同的触发器，触发方式是否相同？
答案：
电路结构不同，逻辑功能和触发器方式便可能不同。但同一种逻辑功能的触发器，可以采用不同的电路结构，便有不同的触发方式。因此，逻辑功能相同的触发器，触发方式不一定相同。
问题【9】删除修改
什么是并行输入、串行输入、并行输出、串行输出？
答案：
并行输入，即当寄存指令来到时，待寄存的各位数据同时存放到各位触发器；串行输入，即在移位脉冲的作用下，待存数据逐位向左或向右移入各触发器；并行输出，即当取指指令来到时，被存放的数据同时在各位触发器的输出端取出；串行输出，即在移位脉冲的作用下，被存数据由最高位或最低位逐位取出。
问题【10】删除修改
什么是异步计数器，什么是同步计数器两者有什么区别？
答案：
异步计数器，即计数脉冲不是同时加到各位触发器的C端，因此各位触发器的翻转有先后次序，即是异步的。同步计数器，即计数脉冲是同时加到各位触发器的C端，因此各位触发器的翻转和计数脉冲同步。同步计数器运算速度快，可靠性高。而异步计数器不仅运算速度慢，而且可能产生误码，如由状态“0111”变到“1000”的过程实际上是111→0110→0100→0000→1000。同步计数器则在同一时刻由0111→1000。
复习-触发器及时序电路
复习-触发器及时序电路
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
电大电工电子技术第10章触发器与时序电路
1 无意义
100
1
无关
1
置位
011 0
无关
110 0
Qn
0
复位
Qn
保持
2020/7/21
方法二：特性方程
结合方法一的表格内的各个数值，利用特征方程代 入各个数值即可
方法三：状态图描述法
R=0 S=1
0、1两个圆圈为初态；
箭头表示初态转化为次态 R=× 的方向，R、S为输入值 S=0
0
1
R=0 S=×
10.2 时序电路的分析方法
时序电路按时钟CP对每个触发器的连接方式,分为同步、异 步时序电路两种。 同步时序电路，其内部触发器公用同一个时钟CP，按CP的 节拍同时动作。 异步时序电路，其内部各触发器的时钟信号不是同一个， 个触发器按各自的时钟动作。
时序逻辑电路的分析，就是根据给定的时序逻辑电路 图，找出该时序逻辑电路在输入信号及时钟信号作用下， 电路的状态及输出的变化规律，从而了解该时序逻辑电路 的逻辑功能。
计数器有许多不同的类型： ①按时钟控制方式来分，有异步、同步两大类； ②按计数过程中数值的增减来分，有加法、减法、可逆
计数器三类； ③按模值来分，有二进制、十进值和任意进制计数器。
2020/7/21
74161计数器
二进制逻 辑框图
QA QB QC QD
ENT
ENP
74LS161
C
CLK >
LD
CLR A B C D
J=1
K=×
JK==×0
0
1
J=×
K= 0
J=× K= 1
2020/7/21
（1） 置位功能：初态为0时，当J＝1，K为任意值时， 次态为1 （2） 复位功能：初态为1时，当J为任意值，R＝1时， 次态为0 （3） 保持功能： 当初态为0时，如果J＝0，K无论是1或0。次态仍然为0 。 当初态为1时，如果K=0，J无论是1或0。次态仍然为1 。 总结：JK触发器的动作特点为， 初态为0时，应注意置位端J，若J为1，次态由0置位为 1；若J=0，次态保持0。（记忆为“0看J”） 初态为1时，应注意复位端K，若K为1，次态由1复位 为0；若K=0，次202态0/7/保21 持1。（记忆为“1看K”）
触发器和时序逻辑电路专题知识讲座
Q 1
1.
& G1 11 10
1 SD 0
Q 1
. 0 若先翻转
& G2 11
1 RD 0
若G1先翻转，则触发器为“0”态
基本 R－S 触发器状态表
SD RD 10 01
Q 功能
0 置0 1 置1
逻辑符号 QQ
1 1 不变 保持
0 0 同步变 1后不拟定 SD
RD(Reset Direct)-直接置“0”端(复位 端SD)(Set Direct)-直接置“1”端(置位端)
R
& a
& d
S
& b
时钟信号
R
CP
S
CP=0时
Q
Q
&
&
c
d
1
1
&
&
a
b
R
CP 0 S
触发器保持原态
CP=1时
Q
& c
Qa R CP R
R
& a
Q
& d
Qb S CP S
S
& b
R
CP 1 S
RS触发器旳功能表
CP
R
S
Q
Q
0
φ
φ
保持
1
0
0
保持
1
0
1
1
0
1
1
0
0
1
1
1
1
不确定
逻辑符号
时钟触发器旳触发方式： （1）边沿触发
只在有效沿接受控制信号，并进行状态更新 （2）电平触发
只在有效电平接受控制信号，并进行状态更新 （3）主从触发
第10章时序逻辑电路PPT课件
SD
A--〉B VA
A
&• Q
S B
VB &• Q
RD
Q
+5V
第7页/共88页
B--〉A
电工和电子技术（下） 第6章 时序逻辑电路
6.1.1 同步RS触发器
电路
符号
Q
Q
B& SD
D&
&A RD
&C
S
R
CP
时钟脉冲
第8页/共88页
S RD Q
CP
Q
R SD
电工和电子技术（下） 第6章 时序逻辑电路
数码寄存器 存放二进制数码的逻辑部件
Q3
Q2
Q1
Q0
QQ 清零 RDCP D
QQ RDCP D
QQ RDCP D
QQ RDCP D
CP
d3
d2
d1
d0
第22页/共88页
电工和电子技术（下） 第6章 时序逻辑电路
6.2.2 移位寄存器 每加入一个CP脉冲，每个触发器中所
1. 单向移位寄存器 存储的数码就依次向左或向右移一位
Cr DSR D0 D1 D2 D3DSLGND
Cr DSR D0 D1 D2 D3DSLGND
1
第26页/共88页
5V 清零 SB
时序逻辑电路的描述方法
• 状态方程 • 状态表 • 状态图 • 时序图
第27页/共88页
电工和电子技术（下） 第6章 时序逻辑电路
6.3 计数器
计数器能对进入计数器的脉冲数进行累计， 不仅可作计数器，还能作分频器。 按计数进制模数不同有二进制、十进制和N （任意）进制计数器；按计数器是递增还是 递减，可分为加法、减法和可逆计数器；按 计数脉冲引入方式和触发器翻转时刻的不同， 由分为同步和异步计数器。
A--〉B VA
A
&• Q
S B
VB &• Q
RD
Q
+5V
第7页/共88页
B--〉A
电工和电子技术（下） 第6章 时序逻辑电路
6.1.1 同步RS触发器
电路
符号
Q
Q
B& SD
D&
&A RD
&C
S
R
CP
时钟脉冲
第8页/共88页
S RD Q
CP
Q
R SD
电工和电子技术（下） 第6章 时序逻辑电路
数码寄存器 存放二进制数码的逻辑部件
Q3
Q2
Q1
Q0
QQ 清零 RDCP D
QQ RDCP D
QQ RDCP D
QQ RDCP D
CP
d3
d2
d1
d0
第22页/共88页
电工和电子技术（下） 第6章 时序逻辑电路
6.2.2 移位寄存器 每加入一个CP脉冲，每个触发器中所
1. 单向移位寄存器 存储的数码就依次向左或向右移一位
Cr DSR D0 D1 D2 D3DSLGND
Cr DSR D0 D1 D2 D3DSLGND
1
第26页/共88页
5V 清零 SB
时序逻辑电路的描述方法
• 状态方程 • 状态表 • 状态图 • 时序图
第27页/共88页
电工和电子技术（下） 第6章 时序逻辑电路
6.3 计数器
计数器能对进入计数器的脉冲数进行累计， 不仅可作计数器，还能作分频器。 按计数进制模数不同有二进制、十进制和N （任意）进制计数器；按计数器是递增还是 递减，可分为加法、减法和可逆计数器；按 计数脉冲引入方式和触发器翻转时刻的不同， 由分为同步和异步计数器。
电工与电子技术--时序逻辑电路
R
S
Qn + 1
功
0
0
Qn
保
0
1
1
置
1
0
0
置
1
1
不定
禁
10.1.2 JK触发器
主从型JK触发器由两个钟控RS触发器串联构成，分别称为主触
发器和从触发器。J和K是信号输入端。时钟CP控制主触发器和
从触发器旳翻转
CP端加小圆圈表达下降沿触发
主从JK触发器旳逻辑功能表
J
K
Qn + 1
功能
0
0
Qn
保持
0
各个触发器只要满足J = K = 1旳条件，在CP计数脉 冲旳下降沿，Q即可翻转
10.3.2 集成计数器
四位二进制加计数器状态图 0000 →0001 →0010 →0011 →0100 → 0101→ 0110→0111 →1000 → 1001→1010 → 1011→1100 →1101 →1110→1111→0000 两种常用旳集成计数器：二进制计数器74LS161和十进制计数 器74LS90。
第10章 触发器和时序逻辑电路
时序逻辑电路由组合逻辑电路和具有记忆功能旳触发器构成。 特点：输出不但取决于电路旳目前输入，而且还与电路旳原来
状态有关
10.1 双稳态触发器
双稳态触发器是构成时序逻辑电路旳基本单元。 按其逻辑功能可分为RS触发器，JK触发器、D触发器、T触发器 10.1.1 RS触发器 1．基本RS触发器
实现任意进制计数器旳措施有复位法（清零法）和 置位法（置数法）两种
1．清零法 利用其清零端进行反馈置0，得到不大于原进制旳多种进制旳计数器 【例】 利用清零法将集成二— 五—十进制计数器74LS90接成 六进制计数器
10章时序逻辑电路课件
/0
010
101
/1
(b) 无效循环
32
时序图
CP Q0 Q1 Q2 Y
33
⑤ 电路功能
有效循环的6个状态分别是0～5这6个十进制数字的格雷码， 并且在时钟脉冲CP的作用下，这6个状态是按递增规律变 化的，即：
000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法计数器。当 对第6个脉冲计数时，计数器又重新从000开始计数，并产 生输出Y＝1。
4
10.2.1 基本RS触发器
❖ 用或非门实现的基本RS触发器
（a）逻辑图
（b）逻辑符号
G1
S
≥1
Qb
S
Q
输入高电平有效
≥1
R
Qa
R
G2
由逻辑图可得逻辑表达式为：
Q 第55 章
（ d ）基本RS触发器的动作特点
在基本RS触发器中，输入 信号直接加在输出门上，所 以输入信号在全部作用时间 里（即：S或R为1的全部时间） 都能直接改变输出端Q和Q的 状态。
K2 Q1n K1 Q0n K0 Q2n
调题图
29
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
QQ12nn
1 1
J 2Q2n J1Q1n
K2Q2n Q1nQ2n Q1nQ2n Q1n K1Q1n Q0nQ1n Q0nQ1n Q0n
上升沿触发有效
Q
Q
1J C1 1K
J CP K
下降沿触发有效
16
10.3．同步时序逻辑电路的分析方法
任一时刻的输出信号不仅取决于此时刻的输入信号， 而且取决于上一个时刻的输出状态。
《电工电子技术基础》第10章触发器和时序逻辑电路.ppt
集成JK触发器74LS112的引脚排列图
VCC 1R D 2 R D 2CP 2K 2J 2S D 2Q
16 15 14 13 12 11 10 9 74LS112
·
12345678
第2页
1CP 1K 1J 1S D 1Q 2Q 2Q GND
74LS112芯片中包括两个JK触发器，因此也称为双JK 触发器，采用边沿触发方式。管脚排列图中的J和K是控制 信号输入端；Q和Q是互非的输出端；CP是时钟脉冲输入 端；SD、RD是直接置1端和置0端；字符前面的数字是区分 两个触发器的标志数字。
第2页
10.1.1. RS触发器
1. 基本RS触发器
一对具有互非关系的输出端，其中 Q 的状态称为触发器的状态。
Q
Q
Q
Q
&
&
S
R
第2页
SD
RD
SD
RD
(a) 逻辑图
(b) 逻辑符号
一对输入端子均为低电或有效。
由两个与非门构成的基本RS触发器。
基本RS触发器的工作原理
Q
Q
&
&
1
2
①当RD=0、SD=1时：Qn+1=0，置0功能； ②当RD=1、SD=0时：Qn+1=1，置1功能； ③当RD=1、SD=1时：Qn+1不变，保持； ④当RD=0、SD=0时：Qn+1不定，禁止态。
冲后，触发器状态必定与原来的状态相反，即 Q n1 Q n 。由于每来一
个 CP 脉冲触发器状态翻转一次，故这种情况下触发器具有翻转功能。
第2页
J
0
波
0
形
1
图
1
VCC 1R D 2 R D 2CP 2K 2J 2S D 2Q
16 15 14 13 12 11 10 9 74LS112
·
12345678
第2页
1CP 1K 1J 1S D 1Q 2Q 2Q GND
74LS112芯片中包括两个JK触发器，因此也称为双JK 触发器，采用边沿触发方式。管脚排列图中的J和K是控制 信号输入端；Q和Q是互非的输出端；CP是时钟脉冲输入 端；SD、RD是直接置1端和置0端；字符前面的数字是区分 两个触发器的标志数字。
第2页
10.1.1. RS触发器
1. 基本RS触发器
一对具有互非关系的输出端，其中 Q 的状态称为触发器的状态。
Q
Q
Q
Q
&
&
S
R
第2页
SD
RD
SD
RD
(a) 逻辑图
(b) 逻辑符号
一对输入端子均为低电或有效。
由两个与非门构成的基本RS触发器。
基本RS触发器的工作原理
Q
Q
&
&
1
2
①当RD=0、SD=1时：Qn+1=0，置0功能； ②当RD=1、SD=0时：Qn+1=1，置1功能； ③当RD=1、SD=1时：Qn+1不变，保持； ④当RD=0、SD=0时：Qn+1不定，禁止态。
冲后，触发器状态必定与原来的状态相反，即 Q n1 Q n 。由于每来一
个 CP 脉冲触发器状态翻转一次，故这种情况下触发器具有翻转功能。
第2页
J
0
波
0
形
1
图
1
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2020/11/21
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3
10.1.1 RS触发器
第10章 触发器与时序电路
Q
Q
. 两输出端 .
& G1
& G2
SD 两输入端 RD
电路组成
两个与非门组成，输出输入交叉连接。
两个输出分别记 Q 、Q ;
两个输入分别记为 R、 S 。
1
S、R
均是低电平有效。
0
特点： 1）两个输出端 Q、 Q 的状态相反；
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R=0 S=×
14
第10章 触发器与时序电路
（1） 置位功能：若初态为0，当S＝1，R＝0时，次态为 1 （2） 复位功能：若初态为1，当S＝0，R＝1时，次态为 0 （3） 保持功能： 当初态为0时，如果S＝0，R无论是1或0。次态仍然为0。 当初态为1时，如果R=0，S无论是1或0。次态仍然为1。 总结：RS触发器的动作特点为， 初态为0时，若S=1，次态由0置位成1；若S=0，次态 保持0。（记忆为“0看S”） 初态为1时，若R=1，次态由1复位成0；若R=0，次态 保持0。（记忆为“1看R”）
方法二：特性方程
特征方程为：Qn＋1＝S＋RQn
S R 0或S＋R＝1
结合方法一的表格内的各个数值，利用特征方程代 入各个数值即可
方法三：状态图描述法
0、1两个圆圈为初态； 箭头表示初态转化为次态 R=× 的方向，R、S为输入值， S=0 是转换条件
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R=0 S=1
0
1
R=1 S=0
设原态为“1” 态
当 SD=1， RD=1时，
触发器保持 原来的状态， 即触发器具 有保持、记 忆功能。
第10章 触发器与时序电路
触发器保持
“1”态不
1Q 变
Q0
1.
.0
& G1 0
SD1
& G2 1
RD1
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11
第10章 触发器与时序电路
（4）保持功能，即 SD=0，RD = 0
两互补输出端
Q
Q
.
. 反馈线
输入端
RD
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5
第10章 触发器与时序电路
输入端S的含义是“置位端”，R的含义是“复位端”
（1）置位功能，即 SD=0，RD = 1
0
1
设原态为“0”
Q
Q
态
1.
.0
& G1
& G2
翻转为“1” 态
0 0
SD
1 1
RD
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6
设原态为“1” 态
结论: 不论 触发器原来 为何种状态， 当 SD=0，
RD=1时， 将使触发器 置“1”或称 为置位。
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第10章 触发器与时序电路
触发器保持
“1”态不
1 Q变
Q0
1.
.0
& G1
& G2
0
1
SD0
RD1
置位
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7
第10章 触发器与时序电路
触发器输出与输入的逻辑关系
2）具有两个稳定状态：一个称之0态（Q=0， Q=1）
一个称之1态 （Q=1， Q=0）
3）若外加适当的信号，能实现两种稳态的相互转换。
2020/11/21
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4
第10章 触发器与时序电路
正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
如触发器，寄存器，计数器和移位寄存器等
2020/11/21
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第10章 触发器与时序电路
10.1 常用触发器
10.1.1 RS 触发器 10.1.2 基本RS触发器的描述方法 10.1.3 JK触发器 10.1.4 JK触发器的描述方法 10.1.5 D触发器 10.1.6 D触发器的描述方法
（1）复位功能，即SD=1，RD = 0
1Q
设触发器原态 为“1”态。
0.
翻转为“0”态
& G1
1 1 SD
Q0
.1
& G2 0
0 RD
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设原态为“0” 态
结论: 不论 触发器原来 为何种状态， 当 SD=1，
RD=0时， 将使触发器 置“0”或称 为复位。
2020/11/21
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第10章 触发器与时序电路
例10.1
2020/11/21
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第10章 触发器与时序电路
10.1.3 JK触发器
JK触发器功能真值表
C1 1K 1J
K CP J
2020/11/21
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第10章 触发器与时序电路
在多触发器构成的数字系统中，在协调工作时，需设计 一个控制信号，称为时钟或使能信号E，对基本RS触发器， 增加两个与非门，使能信号E即构成门控RS触发器。如图所 示：
S
S
E
E
R
R
从逻辑图得知：当E=1时，实现基本RS触发器功能，当E=0时， 因两输入为低电位执行保持功能，触发器被锁住。输出状态不变， 故又称它为RS锁存器。
第10章 触发器与时序电路
第10章 触发器与时序电路
10.1 常用触发器 10.2 时序电路的分析方法 10.3 寄存器及其应用 10.4 计数器及其应用 10.5 脉冲波形的产生与整形
2020/11/21
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第10章 触发器与时序电路
时序逻辑电路（简称时序电路） 的特点是：任意 时刻的输出信号（称为次态）不仅取决于该时刻 的输入信号，而且还取决于电路原来的状态（称 为初态），即与以前的输入信号有关，当输入信 号消失后，电路状态仍维持不变。这种具有存贮 记忆功能的电路称为时序逻辑电路。
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第10章 触发器与时序电路
10.1.2 基本RS触发器的描述方法
将触发器的初态标记为Qn、次态标记为Qn+1。 方法一：功能表描述方法
RS
R
S 初态Qn 次态Qn+1 说明
001 1
无关
1 无意义
100
1
无关
1
置位
011 0
无关
110 0
Qn
0
复位
Qn
保持
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第10章 触发器与时序电路
第10章 触发器与时序电路
触发器保持
“0”态不
变
0Q
Q1
0.
.1
& G1 1
1 SD
& G2
0 RD0
复位
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9
第10章 触发器与时序电路
（3）保持功能，即SD=1，RD = 1
设原态为“0” 态
保持为“0” 态
0Q
0.
& G1
1 1 SD
Q1
.1
& G2
0 1
RD
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“1”态
当信号SD= RD = 0 同时变为1时，由 于与非门的翻转
Q 1
1.
时间不可能完全 相同，触发器状
& G1
态可能是“1”态， 11 10
也可能是“0”态，
1
不能根据输入信
SD 0
号确定。
Q 1
. 0 若先翻转
& G2 11
1 RD 0
若G1先翻转，则触发器为“0”态
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