模12计数器原理图及波形图
单片机原理及应用系统设计-基于STC可仿真的IAP15W4K58S4系列课件第12章
0：PWM7 输出端口的初始电平为低电平。 1：PWM7 输出端口的初始电平为高电平。
12.2 IAP15W4K58S4单片机PWM模块的控制
3. PWM控制寄存器PWMCR
（注：前提条件是PWM和ADC必须被使能，即ENPWM==1，且 ADCON==1） CnINI：设置PWM 输出端口的初始电平，n=2～7。
0：PWM7 输出端口的初始电平为低电平。 1：PWM7 输出端口的初始电平为高电平。
12.2 IAP15W4K58S4单片机PWM模块的控制
CBTADC ：PWM计数器归零时（CBIF=1 时）触发 ADC转换 0：PWM计数器归零时不触发ADC转换。 1：PWM计数器归零时自动触发ADC转换。（注：前
第12章 IAP15W4K58S4单片机的 PWM模块
1 单片机PWM模块的结构 2 单片机PWM模块的控制
3 单片机PWM模块的应用
第12章 IAP15W4K58S4单片机PWM模块
➢ IAP15W4K58S4单片机内部集成了一组（各自独立6路） 增强型的PWM波形发生器。
➢ 增强型PWM发生器大大增加了PWM控制的灵活性。
表12-5 PWM中断标志寄存器PWMIF各位定义。
位号 B7 B6 B5
B4
B3
B2
B1
B0
位名称 -
- ENFD FLTFLIO EFDI FDCMP FDIO FDIF
12.2 IAP15W4K58S4单片机PWM模块的控制
5. PWM外部异常控制寄存器PWMFDCR
该寄存器地址为F7H，复位值为00H。各位定义如表12-5所示。
QuartusII操作指南
6.3 Quartus II操作指南6.3.1简介Altera技术领先的Quartus II设计软件配合一系列可供客户选择的IP核，可使设计人员在开发和推出FPGA、CPLD和结构化ASIC设计的同时，获得无与伦比的设计性能、一流的易用性以及最短的市场推出时间。
这是设计人员首次将FPGA移植到结构化ASIC 中，能够对移植以后的性能和功耗进行准确的估算。
Quartus II软件支持VHDL和Verilog硬件描述语言（HDL）的设计输入、基于图形的设计输入方式以及集成系统级设计工具。
Quartus II软件可以将设计、综合、布局和布线以及系统的验证全部都整合到一个无缝的环境之中，其中还包括和第三方EDA工具的接口。
Quartus II的主要特性有：<1>基于模块的设计方法提供工作效率<2>更快集成IP<3>在设计周期的早期对I/0引脚进行分配和确认<4>存储器编译器<5>支持CPLD、FPGA和基于HardCopy 的ASIC<6>使用全新的命令行和脚本功能自动化设计流程<7>高级教程帮助深入了解Quartus II的功能特性。
Altera公司的Quartus II软件提供了可编程片上系统（SOPC）设计的一个综合开发环境，是进行SOPC设计的基础。
Quartus II集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证和仿真。
Quartus II设计软件根据设计者需要提供了一个完整的多平台开发环境，它包括整个FPGA和CPLD设计阶段的解决方案。
有关Quartus II的典型设计流程如图6-43所示。
1图6-43 Quartus II的典型设计流程此外，Quartus II软件为设计流程的每个阶段提供了Quartus II图形用户界面、EDA 工具界面和命令行界面。
数字电路与逻辑设计 第6章计数器11
计数器的模 计数器所能计算的脉冲数目的最大值
（即电路所能表示状态数目的最大值）
二、计数器的分类
按触发器的翻转次序，分为同步和异步计数器 按进位制，分为模二、模十和任意模计数器 按逻辑功能，分为加法、减法和可逆计数器 按集成度，分为小规模与中规模集成计数器
三、集成同步计数器 介绍:
异步清除：当CR=0时,Q均为0
74161 4位二进制加法计数（异步清除）
74160 十进制同步计数器（异步清除）
同步清除： 是当CR=0时，在时钟信号作用下， 实现清除。 74163 4位二进制加法计数（同步清除） 74162 十进制同步计数器（同步清除）
集成同步计数器
74192:双时钟触发的4位十进制同步加/减计数器. 74193: 双时钟触发的4位二进制同步加/减计数器.
74161 CR
CP
1 0
1 01 0 0 0
&
1 0
G2
G1 G3 &
1 2
3
&
1 0
当第十个CP↑到来： 基本触发器Q=0，/CR=0, 使Q3Q2Q1Q0=0000。 当第十个CP↓到来： 1Q 0 基本触发器Q=1， /CR=1。 10 在第十个CP的↑或↓沿的 作用下，Q端输出的清0信号 宽度和计数脉冲CP=1的持续 时间相同。足以保证各级触 发器能正常工作。
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
单片机原理及应用教程(C语言版)-第6章 MCS-51单片机的定时器计数器
6.1.1 单片机定时器/计数器的结构
MCS-51单片机定时器/计数器的原理结构图
T0(P3.4) 定时器0 定时器1 T1(P3.5) 定时器2 T2EX(P1.1)
T2(P1.0)
TH0
溢 出 控 制
TL0
模 式 溢 出
TH1
控 制
TL1
模 式 溢 出
TH2
TL2
重装 捕获
RCAP 2H
RCAP 2L
6.2.2 T0、T1的工作模式
信号源 C/T设为1，为计数器，用P3.4引脚脉冲 C/T设为0，为定时器，用内部脉冲 运行控制 GATE=1，由外部信号控制运行 此时应该设置TR0=1 P3.2引脚为高电平，T0运行 GATE=0， 由内部控制运行 TR0设置为1，T0运行
6.2.2 T0、T1的工作模式
6.2.3 T0、T1的使用方法
例6-1 对89C52单片机编程，使用定时器/计 数器T0以模式1定时，以中断方式实现从P1.0引 脚产生周期为1000µ s的方波。设单片机的振荡频 率为12MHz。 分析与计算 （1）方波产生原理 将T0设为定时器，计算出合适的初值，定 时到了之后对P1.0引脚取反即可。 （2）选择工作模式 计算计数值N
6.2.1 T0、T1的特殊功能寄存器
TR1、TR0：T1、T0启停控制位。 置1，启动定时器； 清0，关闭定时器。
注意： GATE=1 ，TRx与P3.2（P3.3）的配合控制。
IE1、IE0：外部中断1、0请求标志位 IT1、IT0：外部中断1、0触发方式选择位
6.2.2 T0、T1的工作模式
6.2.1 T0、T1的特殊功能寄存器
GATE＝0，禁止外部信号控制定时器/计数器。 C/T——定时或计数方式选择位 C/T＝0，为定时器；C/T＝1，为计数器 计数采样：CPU在每机器周期的S5P2期间，对 计数脉冲输入引脚进行采样。
PWM模块介绍
PWM模块介绍⼿把⼿教你写S12XS128程序--PWM模块介绍该教程以MC9S12XS128单⽚机为核⼼进⾏讲解，全⾯阐释该16位单⽚机资源。
本⽂为第⼀讲，开始介绍该MCU的PWM模块。
PWM 调制波有8个输出通道，每⼀个输出通道都可以独⽴的进⾏输出。
每⼀个输出通道都有⼀个精确的计数器（计算脉冲的个数），⼀个周期控制寄存器和两个可供选择的时钟源。
每⼀个P WM 输出通道都能调制出占空⽐从0—100% 变化的波形。
PWM 的主要特点有：1、它有8个独⽴的输出通道，并且通过编程可控制其输出波形的周期。
2、每⼀个输出通道都有⼀个精确的计数器。
3、每⼀个通道的P WM 输出使能都可以由编程来控制。
4、PWM 输出波形的翻转控制可以通过编程来实现。
5、周期和脉宽可以被双缓冲。
当通道关闭或PWM 计数器为0时，改变周期和脉宽才起作⽤。
6、8 字节或16 字节的通道协议。
7、有4个时钟源可供选择（A、SA、B、SB），他们提供了⼀个宽范围的时钟频率。
8、通过编程可以实现希望的时钟周期。
9、具有遇到紧急情况关闭程序的功能。
10、每⼀个通道都可以通过编程实现左对齐输出还是居中对齐输出。
1、PWM启动寄存器PWMEPWME 寄存器每⼀位如图1所⽰：复位默认值：0000 0000B图1 PWME 寄存器每⼀个PWM 的输出通道都有⼀个使能位P WMEx 。
它相当于⼀个开关，⽤来启动和关闭相应通道的PWM 波形输出。
当任意的P WMEx 位置1，则相关的P WM 输出通道就⽴刻可⽤。
⽤法：PWME7=1 --- 通道7 可对外输出波形PWME7=0 --- 通道7 不能对外输出波形注意：在通道使能后所输出的第⼀个波形可能是不规则的。
当输出通道⼯作在串联模式时（PWMCTL 寄存器中的CONxx置1），那么）使能相应的16位PWM 输出通道是由PWMEx 的⾼位控制的，例如：设置PWMCTL_CON01 = 1,通道0、1级联，形成⼀个16位PWM 通道，由通道 1 的使能位控制PWM 的输出。
模100BCD码计数器设计
附录一：基于原理图的模100BCD码计数器的设计1目的：1）练习用原理图输入设计；2）如何用数码管和二极管显示设计；3）如何仿真；4）如何绑定管脚。
2过程2.1新建原理图文件。
点击file->new->block diagram file->OK，如图2-1,图2-2，出现图2-3。
图2-1 新建文件。
点击file->new。
图2-2 新建原理图文件。
点击block diagram file->OK。
图2-3. 原理图设计输入区域。
双击工作区域。
图2-4 宏单元输入界面。
点击Library下的+。
图2-5 选用宏单元。
键入74160。
2.2 输入设计。
双击图2-3的工作区，出现图2-4。
在+megafunctions,+others,+primitives中寻找需要的宏单元。
也可在Name下输入知道名字的宏单元，如“74160”，“GND”，“VCC”等，如图2-5。
输入设计，如图2-6。
存盘为m100_jishuqi，如图2-7。
图2-6 模100BCD码计数器。
图2-7 保存文件。
2.2为本设计建立工程，并放在文件夹..\m100_jishuqi\中。
在图2-7中点击是(或点击file->newproject)出现图2-8；点击next，出现图2-9；输入工程名字和顶层设计名字；点击next，出现图2-10，加入设计文件；点击next，出现图2-11，选择器件（cycloneII系列EP2C70F896C6）；点击next->next->finish。
图2-8 新建工程。
点击Next。
图2-9 输入工程名字和顶层设计名字：mo100_jishuqi。
图2-10 把设计文件加入工程。
图2-11 选择器件：cycloneII系列EP2C70F896C6。
2.3把FPGA没有用到的引脚设定为 as input tri-stated。
点击assignment->device,如图2－12；点击Device and Pin Options，如图2－13所示，把Unused Pins设定为as input tri-stated。
数模模数转换
重点: R-2R倒T形电阻网络DAC
难点:R-2R倒T形电阻网络DAC
关键:转换原理和器件应用，其他电路作为一般 性了解，简单介绍。
第10章 数/模和模/数转换
10.2 A/D转换
10.2.1 A/D转换基本原理 10.2.2 A/D转换器工作原理 10.2.3 ADC的主要技术参数 10.2.4 集成A/D转换器及其应用举例
工作过程：
① 准备阶段：转换控制信号CR＝0，将计数器清0，并通过 G2接通开关S2，使电容C放电；同时，Qn＝0使S1接通A点。 ② 采样阶段：当t＝0时，CR变为高电平，开关S2断开，积分 器从0开始对uI积分，积分器的输出电压从0V开始下降，即
uO R1C0tuIdt
与此同时，由于uO＜0， 故uC＝1，G1被打开，CP 脉冲通过G1加到FF0上， 计数器从0开始计数。
AD7520的主要性能参数如下：
分辨率：10位 线性误差：±(1/2)LSB（LSB表示输入数字量最低位），若用 输出电压满刻度范围FSR的百分数表示则为0.05%FSR。 转换速度：500ns 温度系数：0.001%/℃
D0～D9：数据输入端 IOUT1：电流输出端1 IOUT2：电流输出端2 Rf：10KΩ反馈电阻引出端Vcc：电源输入端 UREF：基准电压输入端 GND：地。
双1向. 电模路拟开组关成 DD电＝ ＝源10时时组电接接成路运地。由放 解码网络、模拟开关、求和放求放大大和器器集和成基运准算
基准参考 电压
R－2R倒T 形电阻解码
网络
图10-2 倒T型电阻网络DAC原理图
10.1.2 倒T形电阻网络DAC
2. 工作原理
由于集成运算放大器的电流求和点Σ为虚地，所以每个2R电 阻的上端都相当于接地，从网络的A、B、C点分别向右看的 对地电阻都是2R。
(VHDL实验报告)模值12计数器、分频器的设计
电子科技大学成都学院学院指导教师模值12计数器，分频器设计二、实验目的1、了解二进制计数器的工作原理。
2、时钟在编程过程中的作用。
3、学习数控分频器的设计、分析和测试方法。
4、了解和掌握分频电路实现的方法。
5、掌握EDA技术的层次化设计方法。
三、实验原理（1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。
在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。
其工作时序如下图所示：（2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。
（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。
实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示计数的二进制结果。
实验L ED 亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。
通过输入不同的值模拟计数器的工作时序，观察计数的结果。
实验箱中的拨动开关、与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与F PGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。
数字时钟信号模块的电路原理如下图所示，其时钟输出与F PGA 的管脚连接表如下图所示：信号名称对应FPGA 管脚名说明DIGITAL-CLK C13 数字时钟信号送至FPGA 的C13按键开关模块的电路原理如下图所示：按键开关的输出与F PGA 的管脚连接表如下图所示：五、实验步骤（一）模值12计数器的设计1、建立工程文件1）运行QUARTUSII 软件。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
基于Protel 99 SE的电路仿真研究
基于Protel 99 SE的电路仿真研究赵培栋袁承宗杨辉03124310 03124308 03124337 摘要：本文通过电路辅助设计工具Protel 99 SE主要实现对运算放大器模拟电路以及数字计数器电路和PLD的仿真。
在仿真过程中，我们将通过和专门的模拟仿真软件CircuitMaker对相同电路的仿真结果进行比较和分析，来更好地了解Protel 99 SE仿真功能，并研究及探讨其自身的相关特点，更多地挖掘Protel 99 SE 的“潜力”，使Protel 99 SE得到更为广泛的应用。
关键词：Protel 99 SE，模拟仿真，CircuitMaker，仿真模型库，可编程逻辑电路Abstract:The following article mainly explains how to implement the simulation on amplifier circuit , digital arithmometer circuit and PLD by Protel 99 SE, which is a kind of accessorial circuit designing tool under our research. In the process of this simulation, we will compare the Protel 99 SE with CircuitMaker, another expert simulation soft to the effect on the simulation of the same circuit, and analyze the results so that we can learn its simulation function better and find more advantages of Protel 99 SE through the study of its correlative character. Our aim is to make Protel 99 SE be widely applied.KEY WORDS: Protel 99 SE, Simulation, CircuitMaker, Simulation Module Library, Programmable Logic Device .一、简介1．强大的分析工具Protel 99 SE是Protel公司开发的功能强大的电路辅助设计工具，是EDA行业的主流产品。
数字电路实验3计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的C P端接FF0的Q0端，因而当FFO（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
计数器的原理
计数器的原理为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
计数脉冲和各触发器输出端的波形如图2所示。
图2直观地反映出最低位触发器Q0在CP 脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。
从图中还可以看出每经过一级触发器，脉冲波形的周期就增加1倍，即频率降低一半，则从Q0引出的脉冲对计数脉冲为两（21）分频，从Q1引出的脉冲对计数脉冲为四（22）分频，依此类推，从n位触发器输出端Q n引出的脉冲对计数脉冲为2n分频，因此，计数器可以用于分频电路。
对异步二进制加法计数器的特点归纳如下：1）计数器由若干个计数型触发器所组成，各触发器之间的连接方式取决于触发器的类型。
如由脉冲下降沿触发的触发器组成，则进位信号从Q端引出，如用脉冲上升沿触发的触发器构成计数器，则进位信号从Q端引出。
2）n个触发器具有2n个状态，其计数容量（即能记住的最大二进制数）为2n-1。
表1 4位异步二进制加法计数器状态表3）图1所示的二进制计数器的CP脉冲只加到最低位触发器，其他各位触发器则由相邻低位触发器的进位脉冲来触发，因此其状态的变换有先有后，是异步的，其计数的速度难以提高。
mc9s12xs128程序教程
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该寄存器是 0～7 通道 PWM 输出起始极性控制位，用来设置 PWM 输出的起始 电平。
用法：PWMPOL_PPOL0=1--- 通道 0 在周期开始时输出为高电平，当计数 器等于占空比寄存器的值时，输出为低电平。对外输出波形先是高电平然后再变 为低电平。
2、PWM 波形对齐寄存器 PWMCAE
该控制寄存器设定通道的级联和两种工作模式：等待模式和冻结模式。这 两种模式如图 10 和图 11 所示。
图 10 等待模式
图 11 冻结模式
只有当相应的通道关闭后，才能改变 这些控制字。 用法： PWMCTL＿CON67=1 --- 通道6、7 级联成一个 16 位的 PWM 通道。此 时只有7 通道的控制字起作用，原通道 7 的使能位、PWM 输出极性选择位、时 钟选择控制位以及对齐方式选择位用来设置级联后的 PWM 输出特性 PWMCTL＿CON67=0 --- 通道6，7 通道不级联 CON45、CON23、CON01 的用法同 CON67 相似。设置此控制字的意 义在于扩大了PWM 对外输出脉冲的频率范围。 PSWAI=1 --- MCU 一旦处于等待状态，就会停止时钟的输入。这样就不 会因时钟在空操作而费电；当它置为0，则MCU 就是处于等待状态，也允许 时钟的输入。 PFRZ=1 --- MCU 一旦处于冻结状态，就会停止计数器工作。 (责任编辑：dzsj8)
1、PWM 预分频寄存器 PWMPRCLK
PWMPRCLK 寄存器每一位如图 3 所示：
复位默认值：0000 0000B
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图3 PWMPRCLK 寄存器
PWMPRCLK 寄存器包括 ClockA 预分频和 ClockB 预分频的控制位。ClockA、 ClockB 的值为总线时钟的 1/2n (0≤n≤7)，具体设置参照图 4 和图 5
第5章-(2)同步计数器
0 1 1 1 0 0
1 1 1 0 0 0
5
21
解：（1）确定触发器个数
状态转移表中有6 个有效状态，需用3 级 触发器实。
（2）求激励方程和输出方程
用DFF 实现，所以Di =Qin+1
22
表5.3.5
序号
例5.3.3 的激励表
Q3
0 0 0 1 1 1
n
Q2
0 0 1 1 1 0
n
Q1
0 1 1 1 0 0
S预
S预+1
S预+(M-1)
S预＋M
①置最小数法
SN-M
SN-(M-1)
SN-2
SN-1
2019年3月30日星期六
第六章 时序逻辑电路
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SN-(M+1)
SN-M
SN-(M-1)
SN-2
SN-1
例1 试用74161用置最小数法实现M=12的计数器。 解：74161为同步置数方式，最小数为：
N-M=16-12=4 =(0100)2。
两个偏离状态形成了循环，无法进 入有效循环，因此不具有自启动性。 修改激励函数 D1 = Q3nQ2n + Q3nQ1n
25
图5.3.14 例5.3.3 的电路图
26
5.3.3.MSI同步计数器 (1) 74 LS161 ①逻辑电路 CR：异步清0控制端
Q CC Q 3 Q 2 CO CR Q1 Q0 P T
0000
1001
1001
1001
35
1
进位
Q CC Q 3 CR LD D3
Q2
Q1
Q0
P T
Q CC Q 3 CR LD D3 1
数字电路实验报告
数字电路课内大作业作业选择：交通灯控制器和智能数字时钟设计一、实验目的提高对课本知识的深刻理解，熟悉数字电路设计的主要方法和思想，锻炼自己的独立思考能力和动手能力，灵活运用所学习的知识，加强自己发现问题解决问题的能力，把理论知识学以致用。
交通灯控制器二、实验主要器材以及仿真原件电脑软件：Multisim12.0原件清单：七段显示数码管2个、指示灯6个、74LS160D芯片两块、74LS194D芯片两块、单刀双置开关1个、74LS112D芯片2块、非门若干、与非门、与门等。
三、设计思路、过程以及设计原理设计交通灯首先需要明确交通灯的工作原理，交通灯是工作在交叉路口处，控制车辆，目的是交通正常运行，减少事故的发生，交通信号灯由红灯、绿灯、黄灯组成。
红灯表示禁止通行，绿灯表示准许通行，黄灯表示警示。
他们具体指示的信息为红灯亮，禁止直行或左转弯，在不碍行人和车辆情况下，允许车辆右转弯；绿灯亮，准许车辆直行或转弯；黄灯亮，停在路口停止线或人行横道线以内，已经继续通行；黄灯闪烁时，警告车辆注意安全。
在本实验设计的交通灯中，它主要可以实现的功能为：一个循环周期共有48s，在一个循环周期内红灯点亮24s，绿灯点亮20s，黄灯电路中使用的各个模块的介绍：74LS194介绍：74LS194是一个4位双向移位寄存器，最高时钟脉冲为36MHZ，其逻辑符号及引脚排列如下图所示：其中：D0～D1为并行输入端；Q0～Q3为并行输出端；SR--右移串引输入端；SL--左移串引输入端；S1、S0-操作模式控制端；-为直接无条件清零端；CP-为时钟脉冲输入端。
74LS194模式控制及状态输出如下表所示。
用74LS194构成模12扭环计数器：两片74LS194芯片可构成8位右移移位寄存器，按照下图所示的接法可以构成模12计数器74LS160介绍：74LS160是十进制计数器也就是说它只能记十个数从0000-1001（0-9）到9之后再来时钟就回到0首先是clk这是时钟,之后是rco这是输出，MR是复位低电频有效（图上接线前面花圈的都是低电平有效），load是置数信号当他为低电平时在始终作用下读入D0到D3为了使161正常工作ENP和ENT接1另外D0到D3是置数端Q0到Q3是输出端74LS160构成24进制计数器，从0态开始计数，具体解法如下图所示：以上便是本设计的主要芯片功能以及主要模块实现，根据以上的思路和过程，我完成了以下的实验结果。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
数电实验7——计数器. 报告docx
深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。
本实验选用74LS162做实验器件。
74LS162引脚图见图1。
74LS162是十进制BCD同步计数器。
Clock是时钟输入端，上升沿触发计数触发器翻转。
允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。
同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。
清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。
74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。
四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。
用单脉冲做计数时钟，观测计数状态，并记录。
用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。
2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。
用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。
3、用2片74LS162和1片74LS00构成一个模60计数器。
2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。
用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。
（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。
南京理工大学数字电路课内实验数字电路4
数字逻辑电路实验实验报告学院：电子工程与光电技术学院班号：9171040G06姓名：徐延宾学号：9171040G0633实验编号：0259指导教师：花汉兵2019年5月14日目录1实验目的3 2实验要求3 3实验内容3 4实验原理45实验步骤55.174LS194四位双向移位寄存器逻辑功能测试 (5)5.274LS194设计实现左，右循环计数 (5)5.374LS194设计实现扭环计数 (8)5.4模15计数器设计 (8)5.574LS194设计实现五分频电路 (9)6实验思考与总结11参考文献11实验4移位寄存器及应用1实验目的掌握移位寄存器的逻辑功能及应用。
2实验要求用移位寄存器实现循环工作和分频器工作。
并绘制分频器工作波形。
3实验内容1.按表测试74LS194四位双向移位寄存器逻辑功能。
2.用74LS194设计实现（自启动）左，右循环计数，状态如图1。
图1:左，右循环计数状态转换图3.用74LS194设计实现（无自启动）扭环计数，状态如图2。
图2:扭环计数状态转换图4.用74LS194实现M=2n−1最大长度计数，反馈表达式为D SR=Q3⊕Q2观察并记录计数器循环状态（无自启动）。
5.用74LS194设计实现五分频电路，状态如图3。
通过示波器绘制工作波形。
图3:五分频电路状态图4实验原理74LS194四位双向移位寄存器•74LS194四位双向移位寄存器逻辑图图4:74LS194四位双向移位寄存器逻辑图•74LS194四位双向移位寄存器引脚部局图图5:74LS194四位双向移位寄存器引脚部局图•74LS194四位双向移位寄存器结构为四个主从RS触发器（已经转换成D触发器）与一些门电路组成。
1.C r:为异步清零端，低电平有效。
2.CP:为时钟脉冲输入端，上升沿有效。
3.D SR:为右移串行数据输入端。
4.D SL:为左移串行数据输入端。
5.M A,M B:为移位寄存器工作状态控制端，有四种状态可使用。