xtjg_ch3_2014系统结构

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一次重叠执行的情况（2）
当指令分析和指令执行所需要的时间不相
3.1.2 先行控制方式的原理和结构
实现指令重叠或并行执行，须解决以下两个问题：
独立的取指、分析和执行部件。为此，需要把顺
等时，其执行过程为：
分析 k 执行 k 分析 k+1 执 行 k+1 分析 k+2 执行 k+2 分析 k+3 执行 k+3
先行控制方式的处理机结构
缓冲栈1：先行指令缓冲栈的结构
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先行程序记数器PC1
先行指令缓冲站 存 储 控 制 器 主 存 储 器 指令分析部件
现行 PC
指令分析器
主 存
通 用 寄 存 器
BIU
指令栈
先行操作站 先行读数站 运算控制器
指令寄存 器IR
逻辑控制
后行写数站
运算器
说明:① BIU（存储控制器）将取指令安排在最低优先级; ②先行指令Buffer是利用RAM的空闲时间进行取指 操作。
引 言 《Computer Architecture》
提高处理机指令执行速度的三条途径： 1) Approach-1：CPU工作主频的提高 2) Approach-2：采用更好的算法和功能部件。例如： 采用RISC，改进乘法、除法的算法。 3) Approach-3：指令并行技术：① 流水线技术；② 超标量超流水线技术，即：一个处理机中设置多个 独立的部件。如：Pentium；③ 超长指令字，在一 条指令中，设置有多个独立的操作字段，每个字段 可以独立控制。
Ex. IBM 370/165机， Di =4，Dc = 3，Dr =2，Dw=1
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3.2 流水线技术基础
3.2.1 什么是流水线（pipeline)
– 流水线是实现多条指令重叠执行的技术，是加 快 CPU执行速度的关键技术。
– 机器周期（machine cycle)：不同流水线完成指令 功能不等，所需时间有长有短，因此设计流水线 的关键是合理划分指令功能，使每一流水级完成 指令功能的时间大致相等。机器周期由最长流水 级的时间决定，通常等于时钟周期。 –理想流水线的加速因子（Speedup)
非流水线机器指令的平均执行时间 =-------------------------------流水线机器指令的平均执行时间 非流水线机器指令的平均执行时间 =------------------------------------------非流水线机器指令的平均执行时间/流水级数 = 流水级数
• 术语：
指令执行情况分析 k+j+n+1 k+j+n+2 ~ k+j+n+m k+j+n+m+1
先行指令缓 冲栈 数据Cache先 行数据栈 运算控制器 后行数据栈 运算器 指令分析器
先行操作栈
k+j+1 ~ k+j+n
RAM
BIU
Register
k+1 ~ k+j
k-i ~ k-1k3先行控制技术下程序执行情况分析： ① 设第k-i-1条指令已经执行完毕； ② 第k-i ~ k-1共i条指令，在后行数据栈中等待把结果写 回主存； ③ 第k条指令正在ALU中执行； ④ 第k+1 ~ k+j 共j条指令，已经由指令分析器预处理完 成，以RR*指令存放在先行操作栈之中，而且操作数 也已经在“先行读数栈”之中。 ⑤ 第k+j+1~ k+j+n共n条指令，已经生成RR*指令在先 行操作栈之中，但操作数尚未取到“先行读数栈”之 中。 ⑥ 第k+j+n+1指令，正在“指令分析器”之中进行预 处理。 ⑦ 第k+j+n+2 ~ k+j+n+m共m-1条指令，已经从主存预 取到“先行指令缓冲栈”之中。 ⑧ 第k+j+n+m+1指令，下一条准备从主存读取到CPU 之中的指令。
了运算操作流水线，也称为部件级流水线。
把浮点加法的全过程分解为求阶差、对阶、尾
的工作过程。时空图中，横坐标代表时间， 纵坐标代表流水线的各个段。
4段指令流水线的时空图
空间 存结果
数相加、规格化4个子过程。
理想情况：速度可提高3倍
1 1 1 1 0 1 2 2 2 3 3 2 3 4 4
2 3 4 5 5
3.1 先行控制技术
先行控制技术是流水线处理机和超标量处理机的基础。 先行控制技术 = 缓冲技术 + 预处理技术。 基本思路：通过指令的重叠执行，提高系统的性能。
3.1.1 指令重叠执行方式
① 顺序执行时:
n
一次重叠执行的情况（1）
分析 k 执行 k 分析 k+1 执行 k+1 分析 k+2 执行 k+2
3.1.3 缓冲深度（Buffer depth)
核心问题：各缓冲栈的register个数设置多少为合适？ 即所谓“缓冲深度”是多少？ 计算或分析方法 静态分析法——极端情况分析 Di RAM BIU t2 I-Cache L1 t1
指令分析器
• 第 1种极端情况：Instruction Cache从完全充满到全部 被取空的过程中，指令分析器一共分析了L1条，而 在此期间从RAM中读取了L1- Di 条指令。因此，应 满足：
缓冲栈2: 先行操作栈 ① 是指令分析器和运算控制器之间的缓冲，从而 使得两者可以并行独立运行。 ② 采用FIFO的方法。 为什么叫先行操作栈？相对于正在执行的指令而言， 存放在其内的RR*型指令是后续指令“先行”预处理 的结果。
缓冲栈3: 先行读取栈（Look-ahaed Data Cache） 组成：由一组缓冲Registers和相关控制逻辑组成， 每个Register由地址、操作段和标志字段三部分 组成。 作用：主存和ALU之间的缓冲存储器，用于平 滑两者之间的速度差。 为什么叫先行读数栈？相对于正在执行的指令 而言，是把后续指令的操作数提前读取到其中。
① 先行控制技术= 预处理技术+ 缓冲技术 ② 方法：通过对指令流和数据流分别进行预处理和 缓冲，使得指令分析和指令执行部件能够尽量独立 工作。 ③ 先行控制和一次重叠不同在于：前者不要求两条 指令相邻的，而后者则必须相邻。 ④ 在系统结构中，通常把先行指令缓冲栈、先行读 数栈、先行操作栈和后行写数栈称为先行控制器。
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例如：Add AX，[200H+EBX] Step 1: 计算EA=EBX +200H Step 2: 将EA—>数据Cache Step 3：数据Cache通过BIU从RAM中取数 Step 4：用别名寄存器存储所取数据 Step 5：形成RR*指令(RR*区别于实际的RR型指令） Step 6：将形成的RR*指令送入先行操作栈
T (t 取指令i t 分析i t 执行i )
i 1
当 t 取 t 执 t 分 t时, T 3nt
如果指令分析和指令执行所需要的时间都
② 当相邻指令有一次重叠时，需要多长时间？ 两次呢？
是t，则采用这种方式连续执行n条指令所 需要的时间为：
T= (1+n)t
控制方式比较简单，得到了广泛应用。
L1t1 ( L1 Di ) * t2 L * (t t ) Di 1 2 1 t2
当取值>L1条时，该先行指令Buffer将被取空，指令 分析器将处理等待。
• 第 2种极端情情况：Instruction Cache为空，且取指速 度最快（t2’），而分析指令速度较慢（t1’），从先行 Instruction Cache完全为空到完全充满指令的过程中， 假设从主存贮器取到先行Instruction Cache中的指令条 数为L2条，而指令分析器分析的指令条数为L2-Di，则:
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• 流水线预约表：反映流水线各功能段的执行时序。 横坐标为时间，纵坐标为流水线功能段。
1条流水线 1 S1 S2 S3
预约表 N:m 2 3 4 时间
关键问题：什么时间可以向流水线输入新的 任务？并且不发生冲突。
• 分类法2：按功能分 • 单功能流水线：uni-function pipeline。EX: Pentium中有一条5段的整数运算流水线和8段的 浮点运算流水线，我国YH-1有18条单功能流水 线。 • 多功能流水线： Multi-function pipeline，流水线 各段可以进行不同的连接，并实现不同的功能。 EX： Texas 公司的ASC(Advanced Science Computer)中采用的4条8段流水线。
问题：指令重叠执行的障碍 • 指令的复杂性不同，导致“分析”、“执行”所需 要的时间往往相差很大，从而导致相互等待； • 存在数据相关、控制相关和变址相关的问题，从而 导致指令无法完全重叠执行； • 存在转移、子程序调用等情况。
指令分析器 对已经存放在先行指令缓冲栈里的指令进行预处理， 再送入先行操作栈。具体分为： ① 跳转及条件转移指令：在指令分析器中直接执行 ② 运算型指令、移位指令、数据传输指令等，先转成 R-R型指令，然后再送入先行操作栈，称为RR*指令。 ③ 变址型（RX）指令和存储器指令（RS）指令，将 EA指令送入先行读数栈，再生成RR*指令。
序执行方式中的一个集中的指令控制器，分解成 三个相对独立的控制器，即：存控、指控、运控。
采用先行控制技术，包括：
指令分析部件和指令执行部件存在相互等 待的时候，会出现部件空闲的情况。
① 缓冲技术：平滑RAM—Register-CPU间的速 度差，设四个缓冲栈。 ② 预处理技术：将指令转成R-R型，在进入 ALU之前准备好所需要的全部数据。