触发器及其应用汇总

注：×为任意态；↓为高到低电平跳变；↑为低到高电平 跳变；Q n（Q n） 为现态，Q n1（Q n1）为次态， 为不定态。JK触 发器常被用做缓冲存储器，移位寄存器和计数器。
3.D触发器
在输入信号为单端的情况下，D触发器用起来最为方 便，其状态方程为：Qn1 Dn 。其输出状态的更新发生 在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器。 触发器的状态只取决于时钟到来前D端的状态。D触发器的 应用很广，可用作数字信号的寄存、移位的寄存、分频和 波形发生等。有很多种型号可提供各种用途的需要而选用 K。如双D74LS74，四D 74LS175和六D 74LS174等。
输入
S
R
0
1
输出
Qn 1 Q n 1
1
0
1
0
0
1
1
1
Qn
Qn
0
0
图6-1 基本RS触发器
表6-1
2.JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、
使用灵活和通用性较强一种触发器。本实验采用74LS112 双JK触发器，是下降边沿触发的边沿触发器，引脚功能及 逻辑符号如图6-2所示。
CP信号，触发器的状态就翻转一次，故称之为翻转触发器，
广泛用于计数电路中。
同样，若将D触发器 Q与D端相连，便转换成 T ' 触发
器，如图6-5所示。
图6-4 JK触发器转换为T、T’触发器
JK触发器也可以转换为D触发器，如图6-6所示。
图6-5 D触发器转成T’触发器
图6-6 JK触发器转成D触发器
图6-2 74LS112双JK触发器引脚排列及逻辑符号
JK触发器的状态方程为 Qn1 J Qn KQn J和K是数据输入端，是触发器状态更新的依据。若J、K
有两个或两个以上输入端，组成“与”的关系，Q与 Q
为两个互补输出端。通常把Q=1、Q 1 时的状态定为触发 器0状态，而把Q=1、 Q 0 定为1状态。 下降沿触发JK触发器的功能如表6-2所示。
图6-3为双74LS74的引脚排列及逻辑符号。功能见表6-3。
图6-3 74LS74引脚排列及逻辑符号
表6-3
表6-4
4.触发器之间的相互转换
在集成触发器的产品中，每一种触发器都有自己固定
的逻辑功能。但可以利用转换的方法获得具有其他功能的
触发器。例如将JK触发器的J、K两端连接在一起，并认为
表6-6
图4-8 双上升沿JK触发器
CMOS触发器的直接置位、复位输入端S和R是高电平有效， 当S=1（或R=1）时，触发器将不受其他输入端所处状态的 影响，使触发器直接置1（或置0）。但直接置位、复位输 入端S和R必须遵守RS=0的约束条件。CMOS触发器在按逻辑 功能工作时，S和R必须置0。
（1）＋5V直流电源；
（2）双踪示波器；
（3）连续脉冲源；
（4）单次脉冲源；
（5）逻辑电平开关；
（6）逻辑电平显示器；
（7）集成芯片74LS112（或CC4027），74LS00（或CC4011） 和74LS74（或CC4013）
1.测试基本RS触发器的逻辑功能
按照图6-1，用两个与非门组成基本RS触发器，输入端 R、S 接逻辑开关的输出插口，输出端 Q、Q 接逻辑电平显示 输入插口，按表6-7要求测试，并记录之。
触发器具有俩个稳定状态，用以表示逻辑状态“1”和 “0”，在一定的外界信号作用下，可以从一个稳定状态
反转到另一个稳定状态；它具有记忆功能的二进制信息存
储器件，是构成各种时序电路的最基本逻辑单元。
1.基本的RS触发器
图4-1为由两个与非门交叉耦合构成的基本RS触发器，是
无时钟控制低电平直接触发的触发器。基本RS触发器具有
5.CMOS触发器
（1）CMOS边沿型D触发器：CC4013是由CMOS传输门构成
的边沿型D触发器，是上沿触发的双D触发器。表6-5为其
功能表，图6-7为其引脚排列图。
表6-5
图6-7 双上升沿D触发器
（2） CMOS边沿型JK触发器：CC4027是由CMOS传输门构 成的边沿型JK触发器，是上升沿触发的双JK触发器。表66为其功能表，图46-8为其引脚排列图。
2.测试双JK触发器74LS112逻辑功能
（1）测试 RD和SD 的复位、置位功能，任取一片JK触发器， 使 R D、S D、J、K 端接逻辑开关输出插口，CP端接单次脉冲源，
Q、Q 端接至逻辑电平显示器的输入插口。要求改变 R D 0(S D 1)或S D 0(R D 1) 作用期间任意改变J、K及 CP的状态，观察 Q、Q 状态。自拟表格并记录之。
它为T端，就得到所需的T触发器。如图6-4（a）所示，T
触发器的状态方程为：Qn1
TQn
TQ
。
n
T触发器的功能见：当T=0时，时钟脉冲脉冲作用后，
其状态保持不变；当T=1时，时钟脉冲作用后，触发器状
态翻转。所以，若将T触发器的T端置“1”，即将如图6-4
（b）所示的T’触发器。在T’触发器的CP端，每来一个
置“0”、置“1”和“保持”3种功能。通常称
S
为置
“1”端，因为S=0（R-1）时触发器被置“1”；R称为置
“0”端，因为 R 0(S 1) 时触发器被置0，而当 S R 1 时状态保持，S R 0 时，触发器状态不定，应避免此种情 况发生。表6-1为基本RS触发器功能表。
基本RS触发器也可以用两个“与非门”组成，此时为高电 平触发有效。
触发器及其应用
哈尔滨信息工程学院
教师：宿文玲 日期：2016-10
一·实验目的 二·实验原理 三·实验设备与器件 四·实验内容 五·实验预习要求 六·实验报告
பைடு நூலகம்
（1）掌握基本的RS、JK、D和T触发器的逻辑功能。 （2）掌握集成触发器的逻辑功能及使用方法。 （3）熟悉触发器之间相互转换的方法。
（2）测试JK触发器的逻辑功能：按表 6-8的要求改变J、K、CP端状态，并观 察 Q、Q 状态的变化，观察触发器状态 更新是否发生在CP脉冲的下降沿（即 CP由1→0），并记录之。
表6-8
表6-7
（3）将JK触发器的J、K两端连在一起，构成T触发器。在 CP端输入1Hz连续脉冲，观察Q端的变化；在CP端输入1kHz 连续脉冲，用双踪示波器观察CP、Q、Q 端的波形，注意相 位关系，并描绘之。