Vhdl-2章

1992年在IEEE Std 1076 -1987的基础上从更 高的抽象层次和系统描述能力上扩展VHDL的内容， 作了若干修改和增加了一些功能之后，于1993年再 次获得IEEE的批准，成为新的标准版本：IEEE Std 1076-1993。 VHDL‘93和VHDL‘87并不完全兼容，但是，对 VHDL‘87的源码只需作少许的修改，就可以成为 VHDL‘93代码。 目前公布的最新VHDL标准版本是IEEE Std 1076-2008。VHDL和Verilog作为IEEE的工业标准硬 件描述语言，得到众多EDA公司支持，在电子工程 领域，已成为事实上的通用硬件描述语言。
a c b
建议在声明端口时，采用如下的声明顺序： 1.时钟(clk)信号； 2.复位(reset/reset_n)信号； 3.允许/禁止(enables/disenables)信号； 4.其它控制信号； 5.地址/数据(address/data)信号。

VHDL的语言是一种用于电路设计的高级语言。 VHDL主要用于描述数字系统的结构、行为、功能 和接口。除了含有许多具有硬件特征的语句外， VHDL的语言形式、描述风格以及语法是十分类似 于一般的计算机高级语言。 采用文本形式进行程序设计，包含许多具有硬 件特征的语句，主要用于描述数字系统的结构、 功能、行为和接口，能够支持电路硬件的设计、 验证、综合和测试；设计与具体工艺无关，适合 于多层次大规模设计，具有良好的开放性和并行 设计能力、便于交流保存共享。
与传统的描述方法相比，HDL主要有以 下优点： 1.HDL描述可以直接读懂，可以直接由 计算机编译处理； 2.HDL可以在高于逻辑级的抽象层次上 对硬件进行描述； 3.HDL描述能够包含精确的定时信息； 4.HDL描述易于修改和交流； 5.在不同层次上均容易形成模拟和验证 的设计描述。
2.1 VHDL的由来
2.3.2 实体声明 实体声明是 1个设计实体的外部视图，它 包括实体名称、类属声明和端口声明等信息。 实体声明的一般格式如下： ENTITY 实体名称 IS [ GENERIC（类属表）；] [ PORT（端口表）；] [BEGIN { 实体语句 }] END [ ENTITY ][ 实体名称 ]； 实体中出现的语句只能是被动进程。
不同的编译器类型、电路优化目标、实现方式都将影响 最终的电路结构。
a b cin
s a cin
a cin
b
cout
(a)
a b
(b)可编程器件实现方式一
clk
cout
a cout a b
a cin
b cin
b
cin
clk
cin
(d)可编程器件实现方式二
(d) 一种ASIC的实现方式ຫໍສະໝຸດ 2.3 基本的VHDL模型结构
2.3.1 设计实体
设计实体是VHDL中的基本单元和最重要的抽象， 它把一个任意复杂程度的模块视为一个单元，它可以 代表整个系统、1块电路板、1个芯片或者是1个门电路， 它可以复杂到象一个微处理器，也可以简单到一个逻 辑门。 1个设计实体由1个实体声明和若干个结构体组成。 实体声明是设计实体的接口部分，它表示设计实体对 外部的特征信息；结构体是设计实体的实现方案描述。 1个设计实体中的若干个结构体，分别代表同一实 体声明的不同实现方案。
1
B EN
G2 EN
A=B
信号的类型： 包括BIT、STD_LOGIC、INTEGER等。 指端口的数据类型，当该端口与多个输出端相连 （即具有多个驱动源）时，该端口应为三态信号（ 在VHDL中被称为决断信号），要使用关键字BUS。 例子： 基本的与非门---纯组合逻辑
ENTITY nand_gate IS PORT ( a, b: IN BIT; x: OUT BIT ); END nand_gate;

库 包集 函数 过程 元件 常量
类型
一个库的基本组成部分
库的种类
VHDL有3个常用的库：
1）IEEE 库 定义了四个常用的程序包： • std_logic_1164 (std_logic （8值逻辑）
& std_ulogic（9值逻辑））
• std_logic_arith (signed、unsigned数据类

VHDL的程序结构特点是将一项工程设计，或称设 计实体（可以是一个元件，一个电路模块或一个 系统）分成外部（或称可视部分,及端口)和内部 （或称不可视部分），既涉及实体的内部功能和 算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内 部开发完成后，其他的设计就可以直接调用这个 实体。这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点。
型的算术、比较运算函数) • std_logic_signed (std_logic_vector类型 数据的一些signed运算操作函数) • std_logic_unsigned (std_logic_vector类型 数据的一些unsigned运算操作函数)
2）STD 库（默认库） VHDL的标准资源库，包括数据类型和 输入/输出文本等内容。 库中包集有：standard和textio。 3）WORK库（默认库） 当前工作库，当前设计的所有代码 都存放在work库中，无需声明。
VHDL：VHSIC (Very High Speed Integrated Circuit) Hardware Description Language 1、80年代初由美国国防部在实施超高速集成电路 （VHSIC）项目时开发的。 2、1987年由 IEEE 协会批准为 IEEE 工业标准，称为 IEEE1076-1987。 各EDA公司相继推出支持VHDL的设 计环境。 3、1993年被更新为 93 标准，即IEEE1076-1993。进一 步提高抽象描述层次，扩展系统描述能力。
OUT
IN
电路
INOUT BUFFER
out和 buffer 的典型结构：
d
IN
q
OUT
BUFFER
clk q_n
RS触发器
二分频器
inout的典型结构： 多用于数据总线的设计，节省引脚数目！ 利用三态输出门电路实现数据的双向传输。
A EN
1
G1 EN 1 0
工作原理 G1 工作 高阻态 G2 传输结果 高阻态 B=A 工作
1983年美国国防部与TI公司、IBM公司和 Intermerics公司联合签约，开发VHSIC HDL,即VHDL。 在1985年开发小组发布了最后版本VHDL V7.2,同时 开始着手标准化工作，到1987年12月，VHDL经过多 次修改后，被IEEE接受为第一个标准HDL，即IEEE Std 1076-1987。 美国国防部要求自1988年9月30日起，所有为军 方开发的ASIC合同文件一律采用VHDL文档。自IEEE1076（简称87版)之后，各EDA公司相继推出自己的 VHDL设计环境，或宣布自己的设计工具可以和VHDL 接口。
每一个设计实体都必须有自已完整的库说明 语句。
库中常用的3个包集： • ieee.std_logic_1164(ieee库) • standard(std库) • Work(work库） 例：library ieee；
use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.conv_integer; library std； use std.standard.all； library work； use work.all；
一段独立的VHDL代码至少包括三个部分：
库（Library）声明：如ieee, std, work等 实体（Entity）：I/O Pin 引脚定义 构造体（Architecture）或结构体：具体描述
电路所要实现的功能
2.3.0
库
库是一些常用代码的集合。
将常用代码存放到库 中有利于设计的复用 和代码共享，也可使 代码结构更清晰； 库的典型结构：
例2-1 1位全加器的实体声明： ENTITY full_adder IS --实体名称 PORT （a，b，c_in：IN Bit； -- 端口声明 sum，c_out：OUT Bit）； END full_adder；
a b c_in full_adder sum c_out
端口声明：
描述设计实体的输入和输出特性的定义部分 包括：端口的信号名称、信号模式、信号类型 和仿真初始值等信息。 PORT（{[SIGNAL]{名称}：[信号模式] 信号类型 [BUS][:= 仿真初始值]；}）；

从VHDL代码到电路的转化
真值表

a s
一位全加器
b
全加器 cin
cout
逻辑表达式： 电路外部框图 cout=a.b+a.cin+b.cin s=a⊕ b⊕ cin
用VHDL描述一位全加器的功能 （full_adder.vhd） *文件名与实体名要一致！
ENTITY full_adder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END full_adder; ---------------------------------------------------------------ARCHITECTURE dataflow OF full_adder IS BEGIN s<=a XOR b XOR cin; cout<=(a AND B) OR (a AND cin) OR (b AND cin); END dataflow;
第2章 硬件描述语言VHDL入门
传统的数字系统设计分为： – 硬件设计：逻辑电路图和逻辑表达式（或布尔 方程） – 软件设计
VHDL 打破软、硬件的界限。目前已经标准化的 HDL 主要有 VHDL 和 Verilog HDL 。 VHDL 是电子系统设 计者和 EDA 工具之间的界面。 EDA 工具及 HDL 的流行， 使电子系统向集成化、大规模和高速度等方向发展。 美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL 进行设计。