第二十二章 触发器和时序逻辑电路
电子技术基础-触发器和时序逻辑电路
常用集成边沿触发器有： 双JK边沿触发器：CT3112/4112、CT2108等。 单JK边沿触发器：CT2101/2102（下降沿触发）、CT1070（上 升沿触发）。
8.2.1 时序逻辑电路的概述
时序逻辑电路：含有具有记忆能力的存储器件，任何一个 时刻的输出状态不仅取决于当时的输入信号，还与电路的原状 态有关。
X1
Y1
Xn
组合逻辑电路
Ym
… …
… …
Q1
W1
存储电路
Qj
Wk
8.2.2 时序逻辑电路的分析 步骤：
（1）由逻辑图写出方程式（时钟方程、输出方程、 驱动方程、状态方程）。 （2）列写状态转换真值表。
3.有记忆功能：在无外来触发信号作用时， 电路将保持原状态不变。
4.有计数功能：来一个计数脉冲，电路翻转 一次，计数一次。
5.缺点:计数时存在空翻问题。
8.1.3 JK触发器
一种功能完善，应用极广泛的电路。 Q Q
1.电路组成
两个可控 RS触发器通过一源自从触发器个非门(反相器)相连,分别称
SCR
主触发器和从触发器。
111
0
111
000
1
(6)状态图
(7)时序图
2.异步时序电路分析举例
例8.5 图示为74LS290主体电路，试分析这部分电路的逻 辑功能。
[解] (1)三个异步触发的下降延JK触 发器：CPB控制FF0的CP，Q1控 制FF1的CP，Q2控制FF2的CP。
触发器和时序逻辑电路电子技术课件ppt知识介绍
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
总结使用触发器、移位寄存器设计时序逻辑电路和方法。
总结使用触发器、移位寄存器设计时序逻辑电路和方法。
在数字电路设计中，时序逻辑电路是指需要考虑时间因素的电路，其输出取决于当前和之前的输入信号。
触发器和移位寄存器是时序逻辑电路中常用的组件，它们可以被用来存储信息和同步信号，从而帮助我们构建更加复杂的电路。
触发器是一种时序逻辑电路，它可以存储一个比特位，并且只能被时钟信号触发来改变存储状态。
触发器的最常见类型是D触发器，它有一个数据输入(D)和时钟输入(C)，当C的上升沿到来时，D触发器会将D的数据存入内部寄存器中。
移位寄存器是一种特殊的触发器组合，其可以在多个触发器之间进行移位操作。
移位寄存器通常用于存储多个比特位，并且可以用于串行通信和数字信号处理等应用中。
当时钟信号触发时，移位寄存器会将每个触发器的输出传递给下一个触发器，从而实现数据的移位操作。
时序逻辑电路的设计需要考虑各种电路的延迟和时序关系，以确保电路的正确功能。
此外，还需要注意电路中的时钟频率，以确保电路能够快速响应输入信号并进行适当的处理。
在实际的电路设计中，我们可以使用Verilog或VHDL等硬件描述语
言来描述时序逻辑电路和组件，从而可以通过模拟和仿真来验证电路
的正确性。
同时，我们还可以使用EDA工具来帮助我们自动化设计流程，从而提高设计效率和准确性。
总之，触发器和移位寄存器是时序逻辑电路中非常重要的组件，它们可以帮助我们存储和处理数字信号，并构建更加复杂的数字电路。
在电路设计过程中，我们需要注意各种时序关系和延迟，并使用适当的硬件描述语言和EDA工具来实现设计目标。
时序电路和逻辑电路
时序电路和逻辑电路时序电路和逻辑电路是数字电路中两个重要的概念。
它们在数字系统中起着至关重要的作用，用于处理和控制数字信号的传输和处理。
本文将介绍时序电路和逻辑电路的基本概念、特点和应用。
一、时序电路时序电路是指根据时钟信号来控制电路的工作状态和输出的电路。
时序电路中的各个组件按照时钟信号的脉冲来进行同步操作，从而实现对数据的处理和控制。
时序电路的关键是时钟信号的稳定性和精确性，它决定了电路的工作速度和可靠性。
时序电路一般由触发器、计数器、锁存器等组成。
触发器是最基本的时序电路元件，它能够根据时钟信号的触发来改变其输出状态。
计数器可以对时钟信号进行计数，实现对计数值的控制和输出。
锁存器可以将输入数据保存在内部，直到时钟信号到来时才将数据输出。
时序电路在数字系统中有着广泛的应用。
例如，计算机中的时序电路用于控制指令的执行和数据的读写，以及各种外设的访问和控制。
时序电路还可以用于数字通信系统中的时分多路复用和解调等。
此外，时序电路还常用于各种测量和控制系统中，如自动化生产线和机器人控制系统等。
二、逻辑电路逻辑电路是指根据输入信号的逻辑关系来进行逻辑运算和转换的电路。
逻辑电路中的逻辑门是最基本的逻辑元件，它可以实现逻辑运算的功能，如与门、或门、非门等。
逻辑电路还可以通过多个逻辑门的组合来实现复杂的逻辑运算，如加法器、减法器、多路选择器等。
逻辑电路的输入和输出信号只有两个取值，通常表示为0和1。
0表示低电平或逻辑假，1表示高电平或逻辑真。
逻辑电路根据输入信号的取值进行逻辑运算，然后将结果输出。
逻辑电路的基本特点是具有确定的逻辑关系和固定的逻辑功能。
逻辑电路在数字系统中有着广泛的应用。
例如，计算机中的逻辑电路用于实现算术运算、逻辑运算和控制运算等。
逻辑电路还可以用于数字信号处理系统中的滤波、编码和解码等。
此外，逻辑电路还常用于各种数字显示和计数器等。
三、时序电路与逻辑电路的关系时序电路和逻辑电路在数字系统中密切相关，二者相互依赖、相互作用。
复习-触发器及时序电路
目 录
• 触发器的基本概念 • 触发器的应用 • 时序电路的基本概念 • 时序电路的应用 • 时序电路的设计与实现
触发器的基本概念
01
定义与分类
触发器是一种具有记忆功能的逻辑门 电路，能够在时钟信号的驱动下，将 输入信号的状态存储下来，并在下一 个时钟周期输出。
触发器可以分为RS触发器、D触发器 、JK触发器和T触发器等类型，根据不 同的应用需求选择不同类型的触发器 。
03
节拍器在计算机中广泛应用于控制CPU的时钟频率、内存读 写等操作。
序列检测器
01
序列检测器是一种时序电路，用于检测输入信号中是否出现特 定的序列。
02
序列检测器通常由多个触发器和门电路组成，根据需要检测不
同长度的序列。
序列检测器在计算机中广泛应用于数据传输、协议处理和故障
03
检测等操作。
时序电路的设计与实
实现方式与技巧
1. 选择合适的触发器
根据设计需求选择合适的触发器类型，如JK、 D、T等。
2. 优化逻辑门数量
通过减少不必要的逻辑门来降低电路复杂度 和功耗。
3. 合理利用时钟信号
正确使用时钟信号来控制状态转换，提高电 路的可靠性和稳定性。
4. 考虑同步与异步时序
根据需求选择同步或异步时序电路，确保电 路行为的正确性。
应用场景
边沿触发器广泛应用于时序逻辑电 路中，如寄存器和计数器等。
时序电路的基本概念
03
定义与分类
时序电路
是一种具有记忆功能的电路，其输出 不仅取决于当前的输入，还与之前的 输入状态有关。
分类
根据触发器的不同，时序电路可分为 同步时序电路和异步时序电路。
河北联合大学-(原河北理工大学)电工学试题库及答案--第22章-触发器和时序逻辑电路--习题
第22 章触发器和时序逻辑电路10860 触发器按其工作状态是否稳定可分为( )。
(a) RS 触发器，JK 触发器，D 触发器，T 触发器(b) 双稳态触发器，单稳态触发器，无稳态触发器(c) 主从型触发器，维持阻塞型触发器。
20864 在R D=“0”，S D =“1”时，基本RS 触发器( )。
(a) 置“0”(b) 置“1”(c) 保持原状态30869 逻辑电路如图所示，分析R D ，S D 的波形，当初始状态为“0”时，t1 瞬间输出Q 为( )。
(a) “0”(b) “1”(c) 不定"1"S D QRDRDQ S Dt140880 逻辑电路如图所示，当R = “0”，S=“1”时，可控RS触发器（）。
(a) 置“0”(b) 置“1”(c) 保持原状态"1" SD QSCCR Q"1" RD50888 可控RS 触发器的状态表为（）。
S D R D Q n+1 S D R D Q n+1 S R Q n+10 0 Q n 1 0 0 0 0 Q n0 1 0 0 1 0 0 1 01 0 1 1 1 不变 1 0 11 1 Qn0 0 不定 1 1 不定(a) (b) (c)60899 当S D R D =“1”J Ｋ=“0”时，C 脉冲来到后JK 触发器（）。
(a) “0”态(b) “1”态(c) 保持原状态70900 当K=S D = R D =“1”J=“0”时，C 脉冲来到后JK 触发器的新状态为（）。
(a) “0”态(b) “1”态(c) 不定80906 逻辑电路如图所示，分析图中C，J，K 的波形。
当初始状态为“0”时，输出Q 是“1”的瞬间为（）。
(a) t1 (b) t2 (c) t3CSDJ QCJK QRDKt1 t2 t 390911逻辑电路如图所示，A=“1”时，C 脉冲来到后JK触发器（）。
(a) 具有计数功能(b) 置“0”(c) 置“1”Q"1"SD&A JC"1" K Q"1" RD100918 逻辑电路如图所示，A=“0”时，C 脉冲来到后JK触发器（）。
触发器和时序逻辑电路221双稳态触发器
221双稳态触发器的工作原理
01
当置位输入端S为高电平、复位输入端R为低电平时，输出 端Q保持原状态。
02
当置位输入端S为低电平、复位输入端R为高电平时，输出 端Q状态翻转。
03
221双稳态触发器的输出状态不会因为输入信号的消失而消 失，除非另一个相反状态的信号到来。
221双稳态触发器的特点与优势
触发器还可以用于实现时序逻辑电路，如同步时序电路和异 步时序电路。
02
CATALOGUE
双稳态触发器介绍
双稳态触发器的定义
双稳态触发器是一种数字逻辑电路，具有两个稳定状态， 可以在外部信号的作用下在这两个状态之间进行转换。
它通常由两个交叉反接的晶体管或开关管组成，具有两个 互补的输出端。
双稳态触发器的工作原理
当输入信号发生变化时，双稳态触发器的输出状态会发生翻转，即从低电平变为高电平或从高电平变 为低电平。
触发器有两个阈值电压，分别为正阈值电压和负阈值电压，当输入信号的电压超过正阈值电压时，输 出状态从低电平变为高电平；当输入信号的电压低于负阈值电压时，输出状态从高电平变为低电平。
双稳态触发器的应用
双稳态触发器在数字逻辑电路中有着 广泛的应用，如寄存器、计数器、分 频器等。
它还可以用于控制开关电路、检测电 路的状态变化等。
03
CATALOGUE
221双稳态触发器详解
221双稳态触发器的结构
01
221双稳态触发器由两个交叉 耦合的反相器构成，具有两个 稳定状态，即0态和1态。
02
它有两个输入端：置位输入端 S和复位输入端R，以及一个输 出端Q。
03
输出端Q的状态取决于输入端S 和R的状态，当S为高电平、R 为低电平时，Q保持原状态； 当S为低电平、R为高电平时， Q状态翻转。
常用的时序逻辑电路
常用的时序逻辑电路时序逻辑电路是数字电路中一类重要的电路，它根据输入信号的顺序和时序关系，产生对应的输出信号。
时序逻辑电路主要应用于计时、控制、存储等领域。
本文将介绍几种常用的时序逻辑电路。
一、触发器触发器是一种常见的时序逻辑电路，它具有两个稳态，即SET和RESET。
触发器接受输入信号，并根据输入信号的变化产生对应的输出。
触发器有很多种类型，常见的有SR触发器、D触发器、JK 触发器等。
触发器在存储、计数、控制等方面有广泛的应用。
二、时序计数器时序计数器是一种能按照一定顺序计数的电路，它根据时钟信号和控制信号进行计数。
时序计数器的输出通常是一个二进制数，用于驱动其他电路的工作。
时序计数器有很多种类型，包括二进制计数器、BCD计数器、进位计数器等。
时序计数器在计时、频率分频、序列生成等方面有广泛的应用。
三、时序比较器时序比较器是一种能够比较两个信号的大小关系的电路。
它接受两个输入信号，并根据输入信号的大小关系产生对应的输出信号。
时序比较器通常用于判断两个信号的相等性、大小关系等。
常见的时序比较器有两位比较器、四位比较器等。
四、时序多路选择器时序多路选择器是一种能够根据控制信号选择不同输入信号的电路。
它接受多个输入信号和一个控制信号，并根据控制信号的不同选择对应的输入信号作为输出。
时序多路选择器常用于多路数据选择、时序控制等方面。
五、时序移位寄存器时序移位寄存器是一种能够将数据按照一定规律进行移位的电路。
它接受输入信号和时钟信号，并根据时钟信号的变化将输入信号进行移位。
时序移位寄存器常用于数据存储、数据传输等方面。
常见的时序移位寄存器有移位寄存器、移位计数器等。
六、状态机状态机是一种能够根据输入信号和当前状态产生下一个状态的电路。
它由状态寄存器和状态转移逻辑电路组成，能够实现复杂的状态转移和控制。
状态机常用于序列识别、控制逻辑等方面。
以上是几种常用的时序逻辑电路，它们在数字电路设计中起着重要的作用。
触发器和时序逻辑电路
课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。
门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，=0。
这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。
如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。
这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。
如果它的初始状态为“1”态，触发器人保持“1”太不变。
时序逻辑电路触发器
基本触发器的功能表
RD SD
11 01 10 00
保持原状态 01 10 1 1*
注意： 1，低电平有效 2，置/复位
7
8
小结
1. 触发器是双稳态器件，只要令RD=SD=1， 触发器即保持原态。稳态情况下，两输出
互补。一般定义Q为触发器的状态。
2. 在控制端加入负脉冲，可以使触发器状态变化。
c
输出端 Q
b SD
d
直接置位端
R
S
CP
输入端
同步置/复位
12
触发方式
边沿触发：只在CP的有效沿（上升沿或下降沿）接收 输入信号并进行状态更新。（抗干扰强！）
电平触发：在CP的有效电平（高电平或低电平）接收 输入信号并进行状态更新。
Q
Q
C
C
负沿 触发
正沿 触发
13
主从触发方式：
S
&G 7
&G
&1
清零
&2
赛前先清零 CP
输出为零 发光管不亮
26
+5V 开启
D1
Q1
Q1
1
D2
Q2
D3
Q2 Q3
D4
Q3 Q4
CLR CP Q4
& 2 & 1 反相端都为1
清零
&2
1
CP
27
+5V
D1 =0 D2
=1
Q1
Q1 Q2
D3
Q2 Q3
D4
Q3 Q4
CLR CP Q4
0
&2
&1
被封
触发器和时序逻辑
Q
1
0
Q
R 1
S 0
Q 0 1
&
&
0
1
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q
1 0
0 1
Q
R 1
S 0
Q 0 1 不变
（1）时钟电平控制。在CP＝1期间接收输入信号， CP＝0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （2） R、 S之间有约束。不能允许出现 R和 S同时为1 的情况，否则会使触发器处于不确定的状态。
CP
波 形 图
R S Q Q
不 变
置 1
不 变
置 不 置 0 变 1
空翻现象。
CP S Q Q R A B D C R CP D S Q Q D C
t
&
C
&
&
&
图 19 触发器的空翻现象
集成ＪＫ触发器
• １、为了避免出现空翻现象，引入了无空翻触发器。如ＪＫ触发器、 Ｄ触发器。 • ２、ＪＫ触发器的逻辑图和逻辑符号：
Q
Q
Q
Q
Q
Q
G1 & G3 & J
& G2 & G4
１、观察一下波形图，该触发器是采用上升沿触发 还是采用下降沿触发？ ２、总结一下触发器的逻辑功能。
ＪＫ触发器的逻辑功能
J K Qn Qn+1
0 0
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22.1.2 主从J－K 触发器 22.1.3 维持阻塞D 触发器 22.1.4 触发器逻辑功能转换
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22.1 双稳态触发器
双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存 一位二进制码。 特点： 1、有两个稳定状态“0‖态和“1‖态； 2、能根据输入信号将触发器置成“0‖或“1‖态； 3、输入信号消失后，被置成的“0‖或“1‖态能 保存下来，即具有记忆功能。
0 1 不定
克服办法：采用 JK 触发器或 D 触发器
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22.1.2 主从JK触发器
1.电路结构
Q
Q 互补时 钟控制 主、从 触发器 不能同 时翻转 1
Q
从触发器
反 馈 线 SD
F从 S C R
C
QLeabharlann QRD主触发器
S JQ R KQ
S
F主 C
Q
R
1.电路结构
Q
Q
基本R-S触发器
SD 反 馈 线
跳转
& G1
& G2 RD
& G3
& G4 C
导引电路
& G5
& G6
D
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22.1.3 维持阻塞 D 触发器 Q 0
2.逻辑功能 （1）D = 0 当C = 0时 触发器状态不变 当C = 1时 触发器置“0‖ SD & G1
可控RS状态表 S 0 0 1 1 R 0 1 0 1 Qn+1 Qn 0 1 不定
跳转
逻辑符号 Q Q
SD S C R RD C高电平时触发器状态由R、S确定 Qn—时钟到来前触发器的状态 Qn+1—时钟到来后触发器的状态
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例：画出可控 R－S 触发器的输出波形 可控 R－S状态表 C
触发器保持 “1‖态不变
Q
Q
.
0 1
.
0 0
& G1 0 SD 置位
& G2
1 RD
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(3) SD=1，RD = 1
设原态为“0‖ 态
0 Q
Q1
0
.
1 1 0
.1
& G2
& G1 保持为“0‖ 态
SD
1 RD
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设原态为“1‖ 态 当 SD=1， RD=1时， 触发器保持 原来的状态， 即触发器具 有保持、记 忆功能。 1 1.
RD 1
& G4
打开
1 C
R
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当C=1时
Q
Q
.
& G1 1 SD
打开
.
& G2
触发器状态由R，S 输入状态决定。
(1) S=0, R=0
1
& G3
1
& G4
RD 1
触发器保持原态 S0
打开
1 C
R 0
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Q
(2) S = 0, R= 1 0. & G1 1 SD (3) S =1, R= 0 & G3 触发器置“1‖ S0 C
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时序逻辑电路的特点：
电路的输出状态不仅取决于当时的输入信号， 而且与电路原来的状态有关，当输入信号消失后， 电路状态仍维持不变。这种具有存贮记忆功能的
电路称为时序逻辑电路。
下面介绍双稳态触发器，它是构成时序电路 的基本逻辑单元。
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22.1 双稳态触发器
1
1Q
& G2
0 1
RD
1
0
& G3
0
& G4
1 1
C
封锁
& G5
& G6
在C = 1期间，触发器保持“0‖不变
D
0
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22.1.3 维持阻塞 D 触发器 2.逻辑功能 （1）D = 1
当C = 0时 触发器状态不变 当C = 1时 触发器置“1‖
封锁
Q 1
0Q
& G1
SD
Q
F从 S C R C
Q
Q
RD
S
F主 C 0
Q
1
R
1
J C
1
K
0
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0
分析JK触发器 的逻辑功能 (1)J=1, K=1 设触发器原 态为“0‖态
0 Q 1
Q
1 Q 0
状态不变
F从 S C R
SD 1
Q
主从状 态一致
RD
C
翻转为“1‖态
状态不变
F主 S 1 C 0R 0 1 11 1 0 J CK
Q
.1
& G2
触发器置“0‖
1
0 RD 1
& G4
1
R1
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(4) S =1, R= 1
Q=0 1 Q
若先翻
Q 1 Q=1
.
& G1 1 1
. 若先翻
& G2
当时钟由 1变 0 后 触发器状态不定
1 SD
0 1
& G3
1 0 RD 1
& G4
S1
C
1
R1
0
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触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
设触发器原态 为“1‖态。
1
Q
Q
0
0.
& G1 1 1 0
.1
& G2 0 RD
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翻转为“0‖态
SD
设原态为“0‖ 态 结论: 不论 触发器原来 为何种状态， 当 SD=1， RD=0时， 将使触发器 置“0‖或称 为复位。 0Q 0 .
K
J C
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2. 工作原理
1
Q
Q
C 0
F从封锁
Q
F从状态保持不变。
SD
F从 S C R
C
Q
Q
RD
F主打开 F主状态由J、K决 定，接收信号并 暂存。
S
F主 C 1
Q
0 1
R
K
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J
0
1 C
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1
Q
0
Q
C 0
F从打开 从触发器的状态取 决于主触发器，并 保持主、从状态一 致，因此称之为主 从触发器。 F主封锁
触发器保持 “1‖态不变
Q
Q
.
0 1
0 0
& G1 SD1
& G2
RD1
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(4) SD=0，RD = 0
―1‖态
当信号SD= RD = 0 Q 1 同时变为1时，由 1. 于与非门的翻转 时间不可能完全 & G1 相同，触发器状 1 0 1 态可能是“1‖态， 1 1 也可能是“0‖态， SD 0 不能根据输入信 号确定。
Q0
Q
Q1
保持原态
F从 S C R
SD
Q
保持原态
C
Q
RD
保持原态
S 0
F主 C 0R 0 0 CK
0
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Q
1
10 J
0
1
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结论：
Q0
Q
Q1
S JQn R KQn
C高电平时F主状态 由J、K决定，F从状 态不变。
C下降沿( )触发器 翻转（ F从状态与F主 状态一致）。
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2. 可控 RS 触发器 基本R-S触发器
Q
Q
.
& G1
.
& G2
SD
导引电路 & G3 & G4
RD
S
时钟脉冲
C
R
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SD，RD 用于预置触 发器的初始状态， 工作过程中应处于 高电平，对电路工作 状态无影响。 当C=0时
Q
Q
逻辑符号 Q Q
1
1
SD J C K RD
C下降沿触发翻转
SD 、 RD为直接置 1、置 0 端，不受时钟控制， 低电平有效，触发器工作时SD 、 RD应接高电平。
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例：JK 触发器工作波形
下降沿触发翻转
C J
K
Q
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22.1.3 维持阻塞 D 触发器
Q
F从 S C R
SD
Q
C
Q
RD
S
F主 C 0
0
Q
1 1
R
K
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状态保持不变。
0
J C 1
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Q
Q
C高电平时触发器接 收信号并暂存（即F 主状态由J、K决定， F从状态保持不变）。 C下降沿( )触发器翻 转（ F从状态与F主状 态一致）。