Verilog期末复习

Verilog期末总复习考试时间：▪2010年12月15日星期三上午8:00—9:35随堂考 考试内容：▪凡是课堂讲过的内容都有可能考▪重点是对基本语法的掌握能力和实际应用能力▪本课件不规划考试大纲，切勿仅仅据此复习 试题类型：▪填空40%▪简答读代码画波形等40%▪综合写代码题20%复习内容（一）第一章▪ 1.1绪论，硬件描述语言VerilogHDL的发展和特点▪ 1.2 超大规模集成电路设计流程第二章简单的Verilog HDL模块和测试第三章▪ 3.1数据类型及变量常量▪ 3.2运算符和表达式▪ 3.3数据流建模▪ 3.4 门级结构描述▪ 3.5行为建模和块语句▪ 3.6过程性赋值语句▪ 3.7条件语句和循环语句▪ 3.8系统任务和函数▪ 3.9结构建模、编译预处理及用户定义原语 第四章有限状态机和可综合风格的VerilogHDL▪ 4.1 有限状态机建模（一）▪ 4.2 采用有限状态机高级建模（二）▪ 4.3编码规范和可综合代码第五章可重用设计、可综合设计Verilog HDL的应用•系统级(system): 用高级语言结构实现设计模块的外部性能的模•算法级(algorithmic): 用高级语言结构实现设计算法的模型。

•RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型。

•门级(gate-level): 描述逻辑门以及逻辑门之间的连接的模型。

•开关级(switch-level): 描述器件中三极管和储存节点以及它们之间连接的模型。

合法和非法标识符合法的：非法的：shift_reg_a 34netbus263 2_m_pmos //不能用数字开头\32100 a*b_net //不能含有非字母符号*_a_bus n@263 //不能含有非字母符号@\initialVerilog 是大小写敏感的。

所谓标识别符就是用户为程序描述中的Verilog 对象所起的名字。

标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（_ ）起头。

其中可以包含数字、$符和下横线符。

特别标识符是用“\”符开始，以空格符结束的标识符。

它可以包含任何可打印的ASCII字符。

例如以下不正确的标识符名称是▪Sad_66▪\32100▪_a_bus▪\initial▪/data_out▪Module▪2_m_pmos存储器memory型变量存储器memory型用一个寄存器数组来对存储器建模。

格式: reg [msb:lsb] 存储器名[upper1:lower1];如:reg [3:0] MyMem [63:0]; // 64个四位寄存器组如果要声明一个存储器变量，存储单元大小为8位，一共2048个存储单元，存储单元名称为mem,代码描述为：▪reg [7:0] mem[2047:0]举例说明数据类型的选择module TADD(A, B, Sum1, Sum2, C，Sum3 );iuput A，B，C；output Sum1，Sum2；inout Sum3；reg Sum1，Sum2；…….endmodulemodule testbench；……TADD T1(D1,D2,D3,D4,D5,D6)；D1:wire/reg 线网或寄存器型D2: wire/reg线网或寄存器型D3:wire线网型D4: wire线网型D5: wire/reg 线网或寄存器型D6: wire线网型运算符（操作符）及表达式Verilog HDL中的运算符可以分为下述类型：▪算术运算符,关系运算符▪相等运算符▪逻辑运算符▪按位运算符▪缩减（归约）运算符▪移位运算符:▪表达式8’b0010_x011<<2的计算结果是8’b10x0_1100▪条件运算符▪连接和复制运算符三类时延值对于每个时延定义，总共能够指定三类时延值:▪上升时延▪下降时延▪关闭时延assign #(rise, fall, turn-off) LHS = RHS_expr ;如果右端从非0向量变化到0向量，那么就使用下降时延。

如果右端值到达z，那么使用下降时延；否则使用上升时延。

▪assign #4 Ask = Quiet | | Late; // One delay value.▪assign # (4,8) Ask = Quick ; // Two delay values.▪assign # (4,8,6) Arb = &DataBus; // Three delay values.▪Arb变为0的时延是8; Arb变为1的时延是4。

`timescale使用举例▪` timescale 1ns/100ps▪module AndFunc(Z,A,B);▪output Z;▪input A,B;▪and #(5.22,6.17) Al(Z,A,B);//规定了上升及下降时延值。

▪endmodule编译器指令定义时延以ns为单位，并且时延精度为1/10ns（100ps）。

过程性赋值过程性赋值分两类：▪阻塞性过程赋值=、非阻塞性过程赋值<=过程性赋值是仅仅在initial语句或always语句内的赋值，它只能对寄存器数据类型的变量赋值。

表达式的右端可以是任何表达式。

. . .reg [1:4] Enable, A, B;. . .#5 Enable = ~A ^ ~B;▪Enable为寄存器。

根据时延控制，赋值语句被延迟5个时间单位执行。

右端表达式被计算，并赋值给Enable连续性赋值与过程性赋值比较过程赋值在always语句或initial语句内出现，执行与周围其它语句有关驱动寄存器reg使用“=”或“<=”赋值符号无assign关键词连续赋值在一个模块内出现与其它语句并行执行；在右端操作数的值发生变化时执行驱动线网wire使用“=”赋值符号有assign关键词函数与任务的区别(1)函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。

(2)函数不能启动任务，而任务能启动其他任务和函数。

(3)函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。

(4)函数返回一个值，而任务则不返回值函数的关键词是function;任务的关键词是taskVerilog HDL中的循环语句forever循环repeat循环while循环for 循环运行后下列变量A，B，C, D的二进制值reg [7：0] A, B，C；wire D；initialB = 3’hff；initialA= 8’bz0；…..▪ A 是zzzz0000 B 是00000111 C 是x D 是z课堂练习用门级结构建模的方式描述下图所示电路参考解答modulearch_model(D,A,B,C,Eout);input A,B,C,D; outputEout; wire A,B,C,D,Abar,Bbar,T1,T2,T3; not iv1(Abar,A), iv2(Bbar,B);and ad(T1,D,Abar);nor nr(T3,C,Bbar);xor xr(T2,A,Bbar); xnor xn(Eout,T1,T2,T3,C); endmodule练习：运用数据流建模描述下图电路module FA _Df (A, B, Cin, Sum, Cout ) ;inputA,B,Cin;outputSum,Cout;wire A,B,c,d,e,f,Cin,Sum,Cout; assign c=A^B;assign d=A&Cin; assign e=B&Cin; assign f=c&Cin; assign Sum=c^Cin; assignCout=e|d|f; endmodule有限状态机的分类Moore FSM （摩尔有限状态机）▪ 特点：Moore FSM 的输出只与当前状态有关▪ Moore FSM 的描述方法：采用一个沿触发的always 语句及case 语句。

Mealy FSM （米里有限状态机）▪ 特点：Mealy FSM 的输出与当前状态和输入有关。

▪ 其中Mealy 有限状态机又可分为同步Mealy 状态机和异步Mealy 状态机A BCinSumCout读程序用国际图形符号绘出门级结构示意图 module flop(data,clock,clear,q,qb); input data,clock,clear; output q , qb;wirea,b,c,d,e,f,nclock,ndata;nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand #9 nd3(c,a,d), nd7(q,e,qb); not #10 iv1(ndata,data), iv2(nclock,clock); endmodule基础题1在代码`timescale 1ns/100ps 中，定义的仿真时间精度是100ps2写出在VLSI 设计流程中，常用的一种Verilog 语言仿真软件的名称modelsim3assign#（4,6,8）Due=&DataBus ；语句中，Due 变为0的时延是8ns ；Due 变为1的时延是4ns 4十进制数33用8位二进制基数表示为8’b00100001；用十六进制基数表示为8’h21 5模块的端口有3中类型，分别是input ，output ，inout6如果要声明一个储存器变量，存储单元大小为16位，一共4096个存储单元，存储单元名称为ram_data,其代码描述为：reg[15:0] ramdata[409:0]；7 VerilogHDL 的规定中，内置的多输出门有两种，分别是buf 和not8 Verilog 中，可以使用门时延定义内置门中从任何输入到其输出的信号传输时延，一共有三类时延，分别是上升时延，下降时延和关闭时延9 常用的有限状态机建模有两种，分别是摩尔型有限状态机和米里型有限状态机10 在行为建模的always 语句中，有两种赋值方式分别是（写出名称和符号）阻塞（=）非阻塞（<=）cleardata clock qqb读代码wire d_r1,d_r2,d_r3,d_r4;wire [7:0] d_r5,d_r6;assign d_r1 = & 8’b1011_0011;assign d_r2 = ~ 8’b1011_0011;assign d_r3 = ~& 8’b1011_0011:assign d_r4= (4’b10x1==4’b10x1);assign d_r5 = 4’b1101&&8’0a;assign d_r6 = 8’hAA&&8’hff;‘timescale 1ns/10psModule Phase(Master_Clk, Slave_Clk);Output Master_Clk, Slave_Clk;regMaster_Clk;wireSlave_Clk;parameter ON=2,tOFF=3,tPHASE_DELAY=1;alwaysbegin#tONMaster_Clk = 0;#tOFFMaster_Clk = 1;EndAssing #tPHASE_DELAYSlave_Clk = Master_Clk; Endmodule结构建模Module SADD(A,B,Sum1,Sum2,C, Sum3);Input A, B, C;Output Sum1, Sum2;Inout Sum3;Reg Sum1, Sum2;……….endmodule(1)指出下列模块实例化语句中各信号D1~D6的信号类型。