第3章-存储系统
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+++ -------
Vdd
二氧化硅
--------------------
基片 (a) MOS 晶体管结构 浮置栅 (b) MOS 晶体管导通状态 0V 击穿电流 +5V
----
----
-++ ++- + -- - - - - - - - - - - - - - - - - - -
(c) EPROM 晶体管结构
(2) 如果ROM和RAM存储器芯片都采用8K×1的芯片，试画出存储 器与CPU的连接图。
解： (2) 8KB的存储区域可以用8片存储器芯片构成一组实现。8K×1的存储器芯片的 地址线需要13条，即A12~0。
MREQ# A15-13 A15-0 R/W# OE# romsel0 3-8 译码 romsel1 ramsel0
WE
A
CE
256K ×1
D
256K ×1
D
256K ×1
D
256K ×1
D
D0 D31 ~D0
D1
D2
D31
位扩展
芯片的地址线数：18 存储器的结构256Kx32 容量：1MB CPU的有效地址位数：20位字节地址
0 1
3 7
2 6
1 5
0 4
2
11
10
9
8
每个芯片的地址范围相同
位扩展
MREQ# A19-2 R/W# A19-2
P Q
CAS
RAS
DRAM芯片的引脚信号
SRAM 芯片的控制信号： ADD CS WE Dout Din OE 地址信号，在芯片手册中通常表示为 A0，A1，A2，…。 芯片选择，低电平时表示该芯片被选中。 写允许，低电平表示写操作，高电平表示读操作。 数据输出信号，在芯片手册中通常表示为 D0，D1，D2，…。 数据输入信号。
WE
DRAM时序（二）
• 写周期：
– 行地址有效行地址选通列地址、数据有效列地址选通数据输入行 选通、列选通及地址撤销
tCYC tRAS
RAS CAS
tASR tAH address tRWL tCWL tASC tAH tCAS
WE
tWP tDS Din
tWCH tDH
(b) 写周期
图 3-13
RAS
tCSR tCHR
CAS
地址 (b) CAS*在 RAS*之前的刷新
DRAM时序（五）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
(1) 画出地址译码方案
• 解：(1)
romsel1 romsel0
ramsel0 ~ ramsel4
Y0 Y1 Y2 Y3
Y4 Y5 Y6 Y7
3:8 译码器 OE s2 s1 s0 MREQ# A15 A14 A13
译码器的输出信号逻辑表达式为： romsel0 = A15 * A14 * A13 * MREQ# romsel1 = A15 * A14 *A13* MREQ# ramsel0 = A15 *A14*A13* MREQ# ramsel1 = A15* A14 * A13 * MREQ# ramsel2 = A15* A14 *A13* MREQ# ramsel3 = A15*A14* A13 * MREQ# ramsel4 = A15*A14*A13* MREQ#
…
ramsel4
数据输出允许信号。 DRAM 芯片增加的控制信号： RAS* CAS* 行地址选通信号 列地址选通信号
DRAM时序（一）
• 读周期：
– 行地址有效行地址选通列地址有效列地址选通数据输出行选通、 列选通及地址撤销
RAS
CAS
tASR tAH ADD tASC tAH tRCS tRAC tCAC Dout (a) 读周期 tDOH tRCH tCYC tRAS tCAS
tCYC tRAS
RAS CAS
tASR 地址 tAH tASC
ቤተ መጻሕፍቲ ባይዱ
tRSH tCAS tAH
WE
Din Dout (c) 隐含式刷新
图 3-14 动态存储器的刷新周期
DRAM接口电路
行地址
CPU 地址
0 列地址 1
存储器芯片地址
MREQ# R/W* CPU 数据
刷新 定时 器
时序 电路
RAS* CAS* WE* 存储器芯片数据
• ROM：只读存储器
• Read only memory
1. SRAM存储器芯片结构
T3 Vcc T4
T5 字选 D T1
Vss T2
T6
D
SRAM存储器芯片结构
行 地 址 行 地 址 译 码 行 选 择 驱 动
存储单元阵列 存储单元阵列 存储单元阵列 存储单元阵列
数 据 控 制
数据 输入数据 驱动 控制
256kx1 …… 256kx1 256kx1
CPU
WE
A
CE
WE
A
CE
WE
A
CE
WE
A
CE
256K ×1
D
256K ×1
D
256K ×1
D
256K ×1
D
D0 D31~D0
D1
D2
D31
字扩展
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 ramsel2 A17-0 … ramsel7
数据 驱动
RAM芯片技术
• 快速页式DRAM（页：单元行） • EDO DRAM • EDRAM
• 缓存型 • 四位元型
• SDRAM——采用统一时钟，重叠访问 • Rambus DRAM
——采用新的接口，用消息传递的异步通信协议
SDRAM标准的接口命令
表示为CKE、nCS、nRAS、nCAS、nWE信号的组合
– 睡眠时的刷新
退出关电（PWRDNX） 无操作（NOP）
SDRAM接口命令的编码
SDRAM的时序
预充电
激活
读
数据猝发
DDR 与 DDR2
3. ROM存储器芯片结构
掩膜式：
二极管 ROM 行选 1 单 元 行选 0 单 元 双极型 ROM 行选 Vdd MOS ROM 行选
列选 行选
列选 行选
列 I/O 电路 列选择驱动 列地址译码
列
地
址
SRAM芯片的引脚信号
SRAM芯片的控制信号： • ADD
– 地址信号，在芯片手册中通常表示为A0，A1，A2，…。
• CS
– 芯片选择，低电平时表示该芯片被选中。
• WE
– 写允许，低电平表示写操作，高电平表示读操作。
• Dout
– 数据输出信号，在芯片手册中通常表示为D0，D1，D2，…。
WE
tAW tOTW
CS
Dout Din
tDS
tDH
(b) 写周期
2. DRAM存储器芯片结构
数据线 字选择
C
T
CD
DRAM存储器芯片结构
W
数据入缓冲器 时钟发生器 2 列地址缓冲器 A0 A1 A2 A3 刷新控制器 刷新计数器 行地址缓冲器 时钟发生器 1 行地址 译码器 存储单元 阵列 数据出缓冲器 列地址译码器 读出放大器
CAS
tASR 地址 (a) 只用 RAS*的刷新
DRAM时序（四）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
tRAS
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
字扩展
存储器芯片引脚数: 18
256Kx8
存储器结构：2Mx8
CPU有效地址线数：21 每个芯片的地址范围不同
• Din
– 数据输入信号。
• OE
– 数据输出允许信号。
SRAM时序
• 读周期：
– 地址有效CS有效数据输出CS复位地址撤销
tRC tA ADD tCO tCX tOTD tOHA
CS
Dout
• 写周期：
– 地址有效CS有效数据有效CS复位（数据输入）地址撤销
tWC ADD
(a) 读周期
• • • • • • • • • • 模式寄存器设置（MRS）
– 地址线上传输设置命令
存储器激活（ACT） – 传送行地址 读（READ）或写（WRITE）
– 传送列地址和体地址
预充电所有存储体（PALL） 预充电一个存储体（PRE） 自动刷新（CBR） 关电（PWRDN） 自我刷新（SLFRSH）
• NAND type
– Page read （10us） – Page program （200us） – Block erase （2ms）
NOR and NAND type Flash
5.2 存储器的构成
位扩展
MREQ# A19-2 R/W# A19-2
CPU
WE
A
CE
WE
A
CE
WE
A
CE
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256Kx8 4片
D
256Kx8 4片
D
256Kx8 4片
D
256Kx8 4片
D
D31 ~D0 D31 ~D0
D31 ~D0
D31 ~D0
D31 ~D0
例1 某计算机的主存地址空间中，从地址000016到3FFF16为 ROM存储区域，从400016到5FFF16为保留地址区域，暂时 不用，从600016到FFFF16为RAM地址区域。RAM的控制信 号为CS#和WE#，CPU的地址线为A15~A0，数据线为8位 的线路D7~D0，控制信号有读写控制R/W#和访存请求 MREQ#，要求： (1) 画出地址译码方案。 (2) 如果ROM和RAM存储器芯片都采用8K×1的芯片，试 画出存储器与CPU的连接图。 (3) 如果ROM存储器芯片采用8K×8的芯片，RAM存储器 芯片采用4K×8的芯片，试画出存储器与CPU的连接图。 (4) 如果ROM存储器芯片采用16K×8的芯片，RAM存储器 芯片采用8K×8的芯片，试画出存储器与CPU的连接图。
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
字位扩展
MREQ# A22-20 A22-2 R/W# OE# ramsel0 3-8 译码 ramsel1 ramsel2 A19-2 … ramsel7
动态存储器的读写周期
DRAM时序（三）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
tRAS
RAS
tRCP tCH tAH
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
问题
• 字扩展中，求每个芯片的地址范围 • 字扩展中，求整个存储器的地址范围 • 如果用超出存储器地址范围的地址访存，会 出现什么情况？
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 A17-0 ramsel2 … ramsel7
第3章 存储系统
3.1 存储器的构成 3.2 存储系统的构成 3.3 Cache 3.4 虚拟存储器
存储器芯片分类
• RAM：随机访问存储器
– SRAM：静态存储器
• Static random access memory
– DRAM：动态存储器
• Dynamic random access memory
列选
列选
列选
列选
ROM存储器芯片结构
BL0 WL0 WL1 WL2 WL3 BL1 BL2 BL3
熔丝式ROM —— PROM
可擦写ROM——EPROM
源极 浮置栅 漏极 电极导体
----
----
基片 (a) 单元结构 (b) 电路结构
二氧化硅
MOS晶体管与EPROM单元的两种工作状态
源极 栅极 漏极 电极导体 Vss +5V
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 A17-0 ramsel2 … ramsel7
256Kx8
…...
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
256Kx8
(d) EPROM 晶体管导通状态
电可擦写ROM——EEPROM及Flash存储器
源极 控制栅极 漏极
电极导体
----
----
基片
二氧化硅
Flash存储器
• 1 transister per cell • NOR type
– Word read – Word program（10us） – Block erase （0.5s）
Vdd
二氧化硅
--------------------
基片 (a) MOS 晶体管结构 浮置栅 (b) MOS 晶体管导通状态 0V 击穿电流 +5V
----
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-++ ++- + -- - - - - - - - - - - - - - - - - - -
(c) EPROM 晶体管结构
(2) 如果ROM和RAM存储器芯片都采用8K×1的芯片，试画出存储 器与CPU的连接图。
解： (2) 8KB的存储区域可以用8片存储器芯片构成一组实现。8K×1的存储器芯片的 地址线需要13条，即A12~0。
MREQ# A15-13 A15-0 R/W# OE# romsel0 3-8 译码 romsel1 ramsel0
WE
A
CE
256K ×1
D
256K ×1
D
256K ×1
D
256K ×1
D
D0 D31 ~D0
D1
D2
D31
位扩展
芯片的地址线数：18 存储器的结构256Kx32 容量：1MB CPU的有效地址位数：20位字节地址
0 1
3 7
2 6
1 5
0 4
2
11
10
9
8
每个芯片的地址范围相同
位扩展
MREQ# A19-2 R/W# A19-2
P Q
CAS
RAS
DRAM芯片的引脚信号
SRAM 芯片的控制信号： ADD CS WE Dout Din OE 地址信号，在芯片手册中通常表示为 A0，A1，A2，…。 芯片选择，低电平时表示该芯片被选中。 写允许，低电平表示写操作，高电平表示读操作。 数据输出信号，在芯片手册中通常表示为 D0，D1，D2，…。 数据输入信号。
WE
DRAM时序（二）
• 写周期：
– 行地址有效行地址选通列地址、数据有效列地址选通数据输入行 选通、列选通及地址撤销
tCYC tRAS
RAS CAS
tASR tAH address tRWL tCWL tASC tAH tCAS
WE
tWP tDS Din
tWCH tDH
(b) 写周期
图 3-13
RAS
tCSR tCHR
CAS
地址 (b) CAS*在 RAS*之前的刷新
DRAM时序（五）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
(1) 画出地址译码方案
• 解：(1)
romsel1 romsel0
ramsel0 ~ ramsel4
Y0 Y1 Y2 Y3
Y4 Y5 Y6 Y7
3:8 译码器 OE s2 s1 s0 MREQ# A15 A14 A13
译码器的输出信号逻辑表达式为： romsel0 = A15 * A14 * A13 * MREQ# romsel1 = A15 * A14 *A13* MREQ# ramsel0 = A15 *A14*A13* MREQ# ramsel1 = A15* A14 * A13 * MREQ# ramsel2 = A15* A14 *A13* MREQ# ramsel3 = A15*A14* A13 * MREQ# ramsel4 = A15*A14*A13* MREQ#
…
ramsel4
数据输出允许信号。 DRAM 芯片增加的控制信号： RAS* CAS* 行地址选通信号 列地址选通信号
DRAM时序（一）
• 读周期：
– 行地址有效行地址选通列地址有效列地址选通数据输出行选通、 列选通及地址撤销
RAS
CAS
tASR tAH ADD tASC tAH tRCS tRAC tCAC Dout (a) 读周期 tDOH tRCH tCYC tRAS tCAS
tCYC tRAS
RAS CAS
tASR 地址 tAH tASC
ቤተ መጻሕፍቲ ባይዱ
tRSH tCAS tAH
WE
Din Dout (c) 隐含式刷新
图 3-14 动态存储器的刷新周期
DRAM接口电路
行地址
CPU 地址
0 列地址 1
存储器芯片地址
MREQ# R/W* CPU 数据
刷新 定时 器
时序 电路
RAS* CAS* WE* 存储器芯片数据
• ROM：只读存储器
• Read only memory
1. SRAM存储器芯片结构
T3 Vcc T4
T5 字选 D T1
Vss T2
T6
D
SRAM存储器芯片结构
行 地 址 行 地 址 译 码 行 选 择 驱 动
存储单元阵列 存储单元阵列 存储单元阵列 存储单元阵列
数 据 控 制
数据 输入数据 驱动 控制
256kx1 …… 256kx1 256kx1
CPU
WE
A
CE
WE
A
CE
WE
A
CE
WE
A
CE
256K ×1
D
256K ×1
D
256K ×1
D
256K ×1
D
D0 D31~D0
D1
D2
D31
字扩展
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 ramsel2 A17-0 … ramsel7
数据 驱动
RAM芯片技术
• 快速页式DRAM（页：单元行） • EDO DRAM • EDRAM
• 缓存型 • 四位元型
• SDRAM——采用统一时钟，重叠访问 • Rambus DRAM
——采用新的接口，用消息传递的异步通信协议
SDRAM标准的接口命令
表示为CKE、nCS、nRAS、nCAS、nWE信号的组合
– 睡眠时的刷新
退出关电（PWRDNX） 无操作（NOP）
SDRAM接口命令的编码
SDRAM的时序
预充电
激活
读
数据猝发
DDR 与 DDR2
3. ROM存储器芯片结构
掩膜式：
二极管 ROM 行选 1 单 元 行选 0 单 元 双极型 ROM 行选 Vdd MOS ROM 行选
列选 行选
列选 行选
列 I/O 电路 列选择驱动 列地址译码
列
地
址
SRAM芯片的引脚信号
SRAM芯片的控制信号： • ADD
– 地址信号，在芯片手册中通常表示为A0，A1，A2，…。
• CS
– 芯片选择，低电平时表示该芯片被选中。
• WE
– 写允许，低电平表示写操作，高电平表示读操作。
• Dout
– 数据输出信号，在芯片手册中通常表示为D0，D1，D2，…。
WE
tAW tOTW
CS
Dout Din
tDS
tDH
(b) 写周期
2. DRAM存储器芯片结构
数据线 字选择
C
T
CD
DRAM存储器芯片结构
W
数据入缓冲器 时钟发生器 2 列地址缓冲器 A0 A1 A2 A3 刷新控制器 刷新计数器 行地址缓冲器 时钟发生器 1 行地址 译码器 存储单元 阵列 数据出缓冲器 列地址译码器 读出放大器
CAS
tASR 地址 (a) 只用 RAS*的刷新
DRAM时序（四）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
tRAS
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
字扩展
存储器芯片引脚数: 18
256Kx8
存储器结构：2Mx8
CPU有效地址线数：21 每个芯片的地址范围不同
• Din
– 数据输入信号。
• OE
– 数据输出允许信号。
SRAM时序
• 读周期：
– 地址有效CS有效数据输出CS复位地址撤销
tRC tA ADD tCO tCX tOTD tOHA
CS
Dout
• 写周期：
– 地址有效CS有效数据有效CS复位（数据输入）地址撤销
tWC ADD
(a) 读周期
• • • • • • • • • • 模式寄存器设置（MRS）
– 地址线上传输设置命令
存储器激活（ACT） – 传送行地址 读（READ）或写（WRITE）
– 传送列地址和体地址
预充电所有存储体（PALL） 预充电一个存储体（PRE） 自动刷新（CBR） 关电（PWRDN） 自我刷新（SLFRSH）
• NAND type
– Page read （10us） – Page program （200us） – Block erase （2ms）
NOR and NAND type Flash
5.2 存储器的构成
位扩展
MREQ# A19-2 R/W# A19-2
CPU
WE
A
CE
WE
A
CE
WE
A
CE
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256Kx8 4片
D
256Kx8 4片
D
256Kx8 4片
D
256Kx8 4片
D
D31 ~D0 D31 ~D0
D31 ~D0
D31 ~D0
D31 ~D0
例1 某计算机的主存地址空间中，从地址000016到3FFF16为 ROM存储区域，从400016到5FFF16为保留地址区域，暂时 不用，从600016到FFFF16为RAM地址区域。RAM的控制信 号为CS#和WE#，CPU的地址线为A15~A0，数据线为8位 的线路D7~D0，控制信号有读写控制R/W#和访存请求 MREQ#，要求： (1) 画出地址译码方案。 (2) 如果ROM和RAM存储器芯片都采用8K×1的芯片，试 画出存储器与CPU的连接图。 (3) 如果ROM存储器芯片采用8K×8的芯片，RAM存储器 芯片采用4K×8的芯片，试画出存储器与CPU的连接图。 (4) 如果ROM存储器芯片采用16K×8的芯片，RAM存储器 芯片采用8K×8的芯片，试画出存储器与CPU的连接图。
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
字位扩展
MREQ# A22-20 A22-2 R/W# OE# ramsel0 3-8 译码 ramsel1 ramsel2 A19-2 … ramsel7
动态存储器的读写周期
DRAM时序（三）
• 刷新周期：
– RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 – CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 – hidden：（在访存周期中）RAS撤销RAS有效
tRAS
RAS
tRCP tCH tAH
D7 ~D0 D7 ~D0
D7 ~D0
D7 ~D0
D7 ~D0
问题
• 字扩展中，求每个芯片的地址范围 • 字扩展中，求整个存储器的地址范围 • 如果用超出存储器地址范围的地址访存，会 出现什么情况？
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 A17-0 ramsel2 … ramsel7
第3章 存储系统
3.1 存储器的构成 3.2 存储系统的构成 3.3 Cache 3.4 虚拟存储器
存储器芯片分类
• RAM：随机访问存储器
– SRAM：静态存储器
• Static random access memory
– DRAM：动态存储器
• Dynamic random access memory
列选
列选
列选
列选
ROM存储器芯片结构
BL0 WL0 WL1 WL2 WL3 BL1 BL2 BL3
熔丝式ROM —— PROM
可擦写ROM——EPROM
源极 浮置栅 漏极 电极导体
----
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基片 (a) 单元结构 (b) 电路结构
二氧化硅
MOS晶体管与EPROM单元的两种工作状态
源极 栅极 漏极 电极导体 Vss +5V
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 A17-0 ramsel2 … ramsel7
256Kx8
…...
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
256Kx8
(d) EPROM 晶体管导通状态
电可擦写ROM——EEPROM及Flash存储器
源极 控制栅极 漏极
电极导体
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基片
二氧化硅
Flash存储器
• 1 transister per cell • NOR type
– Word read – Word program（10us） – Block erase （0.5s）