计算机组成原理第三章2014-2015
计算机组成原理-第3章总结
第三章 系统总线ღ®3-1总线：连接多个部件的信息传输线，是各部件共享的传输介质(多个模块共享的信息通路)ღ3-2总线组成：传输线，总线接口逻辑，总线仲裁部件ღ3-3系统总线：CPU ，主存，I/O 设备(通过I/O 接口)各大部件之间的信息传输线 ღ3-4传输线：数据线，地址线，控制线数据线：传送数据的通路，双向，并行传送能力地址线：传送数据地址的通路，单向，由CPU 发出控制线：传送控制信号的通路，单向，命令。
响应，定时ღ3-5通信总线：按传输方式分为：串行通信/并行通信串行通信：数据在单条1位宽的传输线上，一位一位地按顺序分时传送 并行通信：数据在多条并行1位宽的传输线上，同时由源传送到目的地 ღ3-6总线的特性 ：机械特性，电气特性，功能特性，时间特性机械特性：总线在机械连接方式上的一些性能，如插头与插座使用的标准，几何尺寸、形状、引脚个数、排列顺序，接头处的可靠接触等电气特性(逻辑联系)：总线每一根传输线上信号的传递方向和有效的电平范围功能特性：总线中每根传输线的功能时间特性：总线中的任一根线在什么时间内有效ღ3-7总线性能指标：1. 总线宽度：通常指总线的根数，用bit 表示2. 总线带宽：总线的数据传输速率，即单位时间内总线上传输数据的位数，通常用每秒传输的字节数衡量，单位MBps3. 时钟同步/异步：总线上数据与时钟同步工作的总线称为同步总线，与时钟不同步工作的总线为异步总线4. 总线复用：一条信号线上分时传送两种信号5. 信号线数：地址总线、数据总线、控制总线三种总线数的总和6. 即插即用ღ3-8总线结构：单总线结构/双总线结构单总线结构：CPU 、主存、I/O 设备(通过I/O 接口)都挂在一组总线上 优：总线结构改变灵活/CPU 可访问所有设备/两设备间也可通信 缺：总线宽度(提高频率，增加宽度—有限)/冲突多总线结构：将速度较低的I/O 设备从单总线上分离出来，形成主存总线与I/O 总线分开的结构。
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
计算机组成原理第三章
C1=G0+P0C0 C2=G1+P1G0+P1P0C0 C3=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0
四位先行进位加法器CLA
16位组间行波进位加法器
Gi*＝G4i+3+P4i+3G4i+2+P4i+3P4i+2G4i+1+P4i+3P4i+2P4i+1G4i Pi*= P4i+3P4i+2P4i+1P4i ,i=0,1,2,3 C4=G0*+P0*C0 C8=G1*+P1*G0*+P1*P0*C0 C12=G2*+P2*G1*+P2*P1*G0*+P2*P1*P0*C0 C16=G3*+P3*G2*+P3*P2*G1*+P3*P2*P1*G0*+P3*P2*P1*P0*C0
000H 3FFH 400H 7FFH
假定用若干个2K x 4位芯片组成一个8Kx8位 存储器，则0B1FH所在芯片的最小地址是() A.0000H B.0600H C.0700H D.0800H 1) 0000 0000 0000 0000 0000H 0000 0111 1111 1111 07FFH 2) 0000 1000 0000 0000 0800H 0000 1111 1111 1111 0FFFH
×××× ×××× 2 2 ×××× ×××× 22
16b
构造一个32位字的存储器: 4096Kb×32=2122102223=2422023=16MB 512K×8×4=292102322=222023=2MB
计算机组成原理(第三章)
每个指令周期完成不同的操作任务，这些任务涉及到：
CPU从主存取指令、取数据； CPU把结果数据送主存； CPU送数据到I/O模块，或从I/O模块获得数据； 主存和I/O模块直接交换数据 ；
部件间需要信息交换
(CPU----主存，CPU----I/O模块，I/O模块----主存) CPU----主 存 CPU能访问主存 CPU须给出所访问的主存单元的地址信息 CPU须给出读/写控制信息 CPU和主存之间有数据交换
地址总线 用来指出数据总线上的源数据或目的数据在主存单元 的地址或I/O设备的地址，是单向传输线
地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口 的地址，由CPU输出，单向传输。 如：欲从存储器读数据，则CPU需将此数据所在存储单元的地址 送到地址线。 如：欲将某数据经I/O设备输出，则CPU除了需将数据送到数据 线外，还需将此输出设备的地址送到地址线。 地址线位数与存储单元个数有关。地址线20根可对应220存储单
元
控制总线 用来发出各种控制信号的传输线。
3.2
由于数据总线和地址总线都是被挂在总线上的所有部件共享，如何 使各部件能在不同时刻占有总线使用权，需要依靠控制总线来完成。
对于任一传输线而言，它的传输是单向的。
例如：存储器读写命令，I/O设备读写命令都是由CPU发出的。
对于控制总线总体而言，可认为它的传输是双向的。
通信总线：计算机系统之间或计算机系统与其它系统之间传输线。 因距离远近、速度快慢等差异类别不等。
按系统总线传输信息不同，又可分为三类：
3.2
数据总线 用来传输各功能部件之间的数据信息，是双向传输线
位数与机器字长、存储字长有关，一般为8位、16位、32位 数据总线的位数又称数据总线宽度，是衡量系统性能的主要参数 如数据总线宽度8位，指令字长16位，则CPU取指需两次访问主存
计算机组成原理课件第3章
主存储器
辅助存储器
5. 按在计算机系统中的作用分
5
高速缓冲存储器
控制存储器
3.1.2 存储器的分级结构
为了解决对存储器要求容量大，速度快，成本低三者之间的矛 盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、 主存储器和外存储器。
6
表3.1
名
存储器的用途和特点
称 简称 用 途 特 点 存储介质
21
3.2.2 DRAM存储元
22
23
3. DRAM芯片的逻辑结构
24
3. DRAM芯片的逻辑结构
25
读/写周期、刷新周期
1、读/写周期 读周期、写周期的定义是从行选通信号 RAS下降沿开始，到下一个RAS信号的下降沿为止 的时间，也就是连续两个读周期的时间间隔。通常 为控制方便，读周期和写周期时间相等。
14
2) 字扩展法：
目的:用多个芯片扩大存储单元数，每个存储单元的位数已满足使 用要求，单元数为各芯片的单元数之和。 例：用16K×8的RAM存储器芯片,组成64K×8位的存储器
连接方法：
CPU的数据线 D0~D7 共8根 分别接到每一个芯片
CPU的地址线 A0~A13 共14根 分别接到每一个芯片 CPU的地址线A14A15经2:4译码器产生4根片选信号线分别接 到4个芯片的CE（或CS)
EPROM
电子通过绝缘层注入硅栅，在 高压电源去除后硅栅中的电子 被绝缘层包围而无法泄漏，硅 栅变负，形成导电沟，从而使 EPROM存储元导通，输出为 “0”。 芯片封装于石英玻璃窗口 内，当用紫外线照射该窗口时， 浮空栅中的电子会形成光电流 泄漏，从而使EPROM管恢复 初态。
43
EPROM内部结构＿＿以2716为例
计算机组成原理唐朔飞第3章部分答案
第三章系统总线3.1 什么是总线? 总线传输有何特点? 为了减轻总线的负载, 总线上的部件都应具备什么特点?答：总线：总线是连接多个部件的信息传输线，是各部件共享的传输介质。
特点：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
部件特点：总线上的部件应通过三态驱动缓冲电路与总线连接。
3.2 总线如何分类? 什么是系统总线? 系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系?答：分类：按数据传送方式可分为并行传输总线和串行传输总线。
按使用范围可分为计算机总线、测控总线、网络通信总线等。
按连接方式可分为片内总线、系统总线、通信总线。
系统总线：指CPU、主存、I/O设备各大部件之间的信息传输线。
系统总线分类：数据总线、地址总线、控制总线数据总线：用来传输各功能部件之间的数据信息，双向传输，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
地址总线：用来指出数据总线上的数据源或目的数据在主存单元的地址或I/O设备的地址。
单向传输。
地址线的位数与存储单元的个数有关。
控制总线：用来发出各种控制信号的传输线。
单向传输。
与机器字长、存储字长、存储单元无关。
3.3常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明答：常用的总线结构：单总线结构、双总线结构、三总线结构、四总线结构。
单总线结构：将CPU、主存、I/O设备都挂在一组总线上。
结构简单，便于扩充，但所有传送都通过这组共享总线，极易形成计算机系统的瓶颈。
双总线结构：将速度较低的I/O设备从单总线上分离出来，形成主存总线与I/O 总线分开的结构。
CPU将一部分功能下放给通道，使其对I/O设备具有统一管理的功能三总线结构：主存总线用于CPU与主存之间的传输，I/O总线供CPU与各类I/O 设备之间传递信息，DMA总线用于高速I/O设备与主存之间直接交换信息。
计算机组成原理(第三章new)
存
器
／ 速度 容量 价格 位
CPU 主 CPU 机 快 小 高
寄存器 Cache 存
辅 存
存储器的分级结构
存储器的分级与特点： 存储器的分级与特点： 名 称 简称 R 用 途 特 点
寄存器 高速缓冲 存储器 主存储器
数据高速存取
CPU内部、工作 内部、 内部 速度与CPU相当 速度与 相当
快速存取指令 Cache 和数据 主存 存放计算机运 行期间的大量程 序和数据 存放系统程序和 当前未使用的数 据文件及数据库
存储器的技术指标
3.1.3 主存储器的技术指标
主存储器的性能指标主要是：存储容量、存取时间、 主存储器的性能指标主要是：存储容量、存取时间、 存储周期和存储器带宽。 存储周期和存储器带宽。 字存储单元：存放一个机器字的存储单元。 字存储单元：存放一个机器字的存储单元。 字节存储单元： 字节存储单元：存放一个字节的存储单元 存储单元地址：称为该机器字的地址(字地址或字节地址) 存储单元地址：称为该机器字的地址(字地址或字节地址)。 一个机器字的长度可以为一个字节（ 一个机器字的长度可以为一个字节（8位）；也可以为多 ）；也可以为多 个字节( 16位 32位 64位等）。 个字节(如16位、32位、64位等）。 位等
计算机组成原理第三章习题答案
(1)000000Q
因为指令的最高位为0，故 为直接寻址，EA=A。
指令中的形式地址为00Q ，因主存容量为215个单元，主 存地址共15位，所以 EA=00000Q。
2008.10
北京理工大学计算机科学技术学院
习题讲评
计算机组成原理
地址 内容 00000 100002 00001 046710 00002 054304 00003 100000 00004 102543 00005 100001 00006 063215 00007 077710 00010 100005
(2)若采用直接/间接寻址方式，将增加 了一位直接/间接标志，地址码部分为9位， 指令直接寻址的范围为29=0.5K字，指令可 寻址范围为整个主存空间216=64K字。
2008.10
北京理工大学计算机科学技术学院
习题讲评
计算机组成原理
16位Biblioteka OPZ＠/CZ/C A
6位
10位
(3)若采用页面寻址方式，将增加一位Z/C
如果单操作数指令也仅取1条，则无操
作数指令的数目还可以增多，但实现比较麻 烦。具体的条数：
216 – 212 – 26
其中212 为表示某条二地址指令占用的 编码数，26为表示某条单地址指令占用的编 码数。
2008.10
北京理工大学计算机科学技术学院
习题讲评
计算机组成原理
3-4 设某机为定长指令字结构，指令长度12位 ，每个地址码占3位，试提出一种分配方案 ，使该指令系统包含：4条三地址指令，8条 二地址指令，180条单地址指令。
011 了XX1X01～YY11Y1三Z个ZZ扩
100 000 展XX窗X口YYY 8条二地址指令
计算机组成原理第三章部分课后题答案（唐朔飞版）
计算机组成原理第三章部分课后题答案（唐朔飞版）3.2 总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？总线分类方式：·按数据传送方式：并行传输总线、串行传输总线·按总线使用范围：计算机（包括外设）总线、测控总线、网络通信总线·按连接部件：片内总线、系统总线、通信总线系统总线：是指CPU、主存、I/O设备各大部件之间的信息传输线。
系统总线分类：·数据总线：用来传输各功能部件之间的数据信息，双向传输，位数与机器字长、存储字长有关·地址总线：主要用来指出数据总线上的源数据或目的数据在贮存单元的地址或I/O设备的地址，单向传输，位数与存储单元的个数有关，地址线为n根，则存储单元个数有2的n次方·控制总线：用来发出各种控制信号，对任一条控制线而言，为单向传输，对控制总线总体而言，可认为双向传输3.4 为什么要设置总线判优控制？常见的集中式总线控制有几种，各有何特点，哪种方式响应时间最快，哪种方式对电路故障最敏感？总线上的信息传送是由主设备启动的，若多个主设备同时要使用总线，则由总线控制器的判优、仲裁逻辑按一定的优先等级顺序确定哪个主设备使用总线。
集中式总线判优控制的三种方式·链式查询1、只需很少的几根线就能按一定优先次序实现总线控制2、很容易扩充设备3、对电路故障很敏感，且优先级别低的设备可能很难获得请求·计数器定时查询1、计数可以从0开始，此时一旦设备的优先次序被固定，设备的优先级就按0，1，2，…，n的顺序降序排列，且固定不变2、计数也可以从上一次计数的终止点开始，即是一中循环方法，此时设备使用总线的优先级相等3、计数器的初始值还可以有程序设置，故优先次序可任意改变·独立请求方式1、响应速度快2、优先次序灵活（通过程序改变）3、控制线数量多，总线控制更复杂3.5 解释概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期、总线的通信控制。
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
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2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机组成原理第三章
采用程序直接控制，外设和CPU的数据传送有两 种方式： 1）无条件传送方式 2）程序查询传送方式
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接上页
采用程序直接控制模式，简单、控制接口设备较 少，但它存在着一下几个缺点： 1）CPU与外设只能串行工作。由于CPU比外设 的速度快很多，因此CPU大量的时间都处于空闲 等待状态，CPU效率较低。 2）CPU一段时间内只能和一台外设交换信息， 无法使其它外设同时工作。 3）发现和处理预先无法估计的错误和异常情况 比较困难。
外部设备的分类 1）按器件性质来分类 2）按使用的角度来分类 人－机交互设备 机－机交互设备 计算机信息的驻在设备
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接上页
人机界面技术的进步 1）符号界面技术 2）图形界面技术 3）多媒体界面技术 4）虚拟现实技术
绿色计算机 绿色计算机是科学技术与环境保护的结合。 它的具体要求有以下几个方面： 1）节能；2）低污染；3）易回收；4）符合人 体工程学
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字符输入设备－键盘
键盘 一种最重要的字符输入设备。
键盘的分类 触点式、无触点式 全编码键盘、非编码键盘
键盘的基本原理 P93页，最后一段。
键盘中消除抖动的机制 在每一个按键下方有一个塑料小帽，通过它来缓 冲键盘按键的冲击，消除抖动。
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字符发生器
将字符的字型数字化，即用M×N点阵的图形来表 示字符。
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字符显示设备
显示器分类 CRT阴极射线管显示器 LCD液晶显示器
显示器的基本原理（重点） 参考P95页最后一段所述。
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理 第三章 三主存储器课件
– 单译码 – 双译码
• 存储容量的计算
– SRAM – DRAM
SRAM芯片（3.2）
返回
逻辑符号与组成框图 容量计算 • 存储位元是触发器（SRAM芯片存储位元记忆原理） • 存储单元（在单译码方式下；在双译码方式下） 3. 功能表 4. 波形图 5. SRAM与CPU的接口 1. 2.
• 四、DRAM与CPU的接口 • 五、DRAM正确性校验 • 六、DRAM与SRAM的比较
存储器容量扩展
• 课本P73的例2、例3 • 讲位扩展及字扩展电路怎么接，以及为 什么这么接
六、SRAM与DRAM比较
• DRAM优点
– – – 同样大小的芯片，DRAM的集成度远高于SRAM ； DRAM行列地址分两次送，减少了芯片引脚，也 减小了封装尺寸； DRAM功耗为SRAM的1/6，价格为SRAM的1/4 DRAM因为使用电容，所以速度比SRAM低； DRAM需配置再生电路，要消耗一部分能量。 DRAM被广泛用于构造主存 SRAM多用于构造Cache
• •
DRAM缺点
– – – –
应用
ROM与Flash（3.4）
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一、MROM
1.存储位元记忆原理 2.逻辑符号
二、EPROM
1.存储位元记忆原理 2.EPROM与CPU的接口
三、用半导体芯片组织简单的主存
三、用半导体芯片组织简单的主存
例：CPU的地址总线16根(A15—A0，A0为低位)，双向数据总 线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允 许访存， 低电平有效)，R/W(高电平为读命令，低电平为写 命令)。 主存地址空间分配如下：0—8191为系统程序区，由只读 存储芯片组成；8192—32767为用户程序区；最后(最大地 址)2K地址空间为系统程序工作区。上述地址为十进制，按 字节编址。 现有如下存储器芯片：EPROM：8K×8位(控制端仅有 CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位. 请从上述芯片中选择适当芯片设计该计算机主存储器， 画出主存储器逻辑框图.
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内存条
芯片组 BIOS芯片
4. AGP总线
加速图形端口，显示卡专用局部总线，采用点对点通道方式，直接与主存联系，以
主存作帧缓冲器，实现高速存取。最大数据传输率为266Mbps。
5. USB总线 计算机串行接口总线标准，实现外设的快速简单连接 1）具有真正的即插即用特征。 2）具有很强的连接能力，使用USB HUB最多可链式连接127个外设到同一系统。 3）数据传输速率 USB1.0：1.5Mbps，12Mbps。USB2.0数据传输速率可达480Mbps，
1. ISA总线
独立CPU的总线时钟，不支持多台设备系统，数据传输必须经过CPU或DMA，最
大传输速率16MBps，数据线16位，地址线24位。
2. EISA总线
在ISA基础上扩充开放的总线标准，分离出总线控制权，支持多台设备系统，数据
传输必须经过CPU或DMA，支持多主控制器和突发方式，最大传输速率33MBps，数据
对于读命令,传输周期如下: 1）T1 主模块发地址 2）T2 主模块发读命令 3）T3 从模块提供数据 4）T4 主模块撤销读命令，从模块撤销数据
(2) 同步式数据输出传输
时钟 地址
总线传输周期
T1
T2T3T4数据写 命令对于写命令，传输周期如下： T1 主模块发地址 T1.5 主模块提供数据 T2 主模块发出写命令，从模块接收命令后，必须在规定时间内将数据总线上的数 据写到地址总线指明的单元中。 T4 主模块撤销写命令和数据等信号
例1：
(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线传输周期等于4个总线时 钟周期，总线时钟频率为33MHz，则总线带宽是多少?
(2)如果一个总线传输周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多 少?
(3) 异步通信
异步通信允许多模块的速度不一致性，没有公共的时钟标准，不要求所有部件严格的统一 操作时间，而是采用应答式（握手方式）。
BG-总线同意 BR-总线请求
BG1 BR1
BGn BRn
3.5
数据线 地址线
排队器
I/O接口0
… I/O接口1
I/O接口n
5. 三种总线控制方式比较：
1) 链式查询方式，只需要几根线就能按照一定次序实现总线控制，并且容易扩展设备，对 电路故障敏感，且优先级别低的设备可能很难获得请求。 3根线
2）计数器定时查询方式，对电路故障不如链式查询方式敏感，但增加了控制线，控制也比 较复杂。Log2n根线
3）独立请求方式，响应速度快，优先次序控制灵活，但控制线数量多，总线控制复杂。2n 根线
6.分布式仲裁 分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器
。 当它们有请求的时候，把它们唯一的仲裁号发送到共享的仲裁总线上。
优点：规定明确、统一、模块间配合简单一致。 缺点：主从模块之间的配合属于强制“同步”，必须在规定时间内完成，对不同速度的部 件，必须按照最慢速度的部件设计公共时钟。
一般用于：总线周期较短，各部件存取周期比较一致的场合。
例3.1 假设总线的时钟频率为100MHz，总线的传输周期为4个时钟周期，总线的宽度为32位， 试求总线的数据传输率。若想提高一倍数据传输率，可采取什么措施？
BUS
二、总线特性 1. 机械特性 2. 电气特性 3. 功能特性 4. 时间特性
指总线的物理连接方式，包括总线的根数，总线的插头、插 座的形状，引脚线的排列方式等。
传输方向 和有效的 电平 范围 每根传输线的 功能
地址 数据 控制
信号的 时序 关系，在什么时间内有效
三、总线的性能指标
1. 总线宽度 2. 总线带宽 3. 时钟同步/异步 4. 总线复用 5. 信号线数
异步 允许不同速度的模块和谐工作 增加一条 “等待”响应信号
3.5 WAIT
以输入数据为例的半同步通信时序
3.5
T1 主模块发地址
T2 主模块发读命令
Tw 当
为W低AI电T平时，等待一个 T
Tw 当
为W低AI电T平时，等待一个 T
…
T3 从模块提供数据 T4 从模块撤销数据，主模块撤销命令
异步通信 半同步通信
采用 应答方式，没有公共时钟标准 同步、异步结合。
分离式通信
充分 挖掘 系统 总线每瞬间 的 潜力
(1) 同步式输入设备向CPU传输数据
时钟
地址
读 命令
总线传输周期
T1
T2
T3
T4
数据
总线传输周期是连接在总线上的两个部件完成一次完整且可靠的信息传输时间。 包含4个时钟周期T1，T2，T3，T4
例 3.2 在异步串行通信系统中，假设每秒传送120个数据帧，其字符格式规定包含1个 起始位，7个数据位，1个奇校验位，1个终止位，计算波特率。
例3.3 画图说明用异步串行传输方式发送8位十六进制数据95H。要求字符格式为：1位起 始位、8位数据位、1位偶校验位、1位终止位。
3）比特率 异步通信字符格式包含若干附加位，只考虑有效数字位。用比特率来衡量异步串行通信
25
Pentium机的总线结构分为三层：CPU总线、PCI总线和ISA总线。
北
南
CPU
桥
PCI
桥
ISA
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3.5 总线控制
总线控制由总线控制器控制，负责决定哪个部件发送信息，如何传送定时等。
总线控制包括判优控制和通信控制。
一、总线判优控制 1. 基本概念
3.5 总线控制
• 主设备(模块) • 从设备(模块)
线32位，地址线32位。
3. PCI总线 1) 高性能不依附于具体处理器，支持33MHz和66MHz的总线时钟，数据线为32位，可扩 展到64位，传输速率132MBps可升级到528Mbps。支持突发工作模式。 2）良好的兼容性 3）支持即插即用 4）支持多主设备，允许主设备和从设备之间实现点对点对等存取。
外部 设备2
外部 … 设备n
3. 以存储器为中心的双总线结构框图 系统总线
CPU
存储总线
M.M
I/O接口
… I/O接口
外部 设备1
外部 … 设备n
3.2 总线的分类
1.片内总线
芯片内部 的总线
2.系统总线 数据总线
计算机各部件之间 的信息传输线 双向 与机器字长、存储字长有关
地址总线
单向 与存储地址、 I/O地址有关
每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则 它的总线请求不予响应，撤销它的总裁号。
最后获胜的仲裁号保留在总线上。 分布式仲裁是以优先级仲裁策略为基础。
二、总线通信控制 （分时控制）
1. 目的
解决通信双方 协调配合 问题
2. 总线周期：完成一次总线操作的时间
申请分配阶段 寻址阶段 传数阶段 结束阶段
请 求
回 答
不互锁
主设备
从设备 半互锁
3.5 全互锁
异步通信可用于并行传送和串行传送。 串行异步没有时钟信号，不需传送同步信号， 1）约定字符格式： 1个起始位（低电平），5~8个数据位，一个校验位，1或1.5或2个终止位（高电平），起始位 至终止位构成一帧，两帧之间的间隔可以是任意长度。 2）波特率： 单位时间传送二进制数据的位数，用bps（位/秒）表示，记作波特率。
对总线有 控制权 响应 从主设备发来的总线命令
总线上的信息传送是由主设备发起的，若多个设备同时使用总线时，就由总线控制器的判 优、仲裁逻辑按一定的优先等级顺序确定总线使用权。
• 总线判优控制
集中式 分布式
链式查询 计数器定时查询 独立请求方式
2. 链式查询方式
BS
总 线
BR
控
制
部
件
I/O接口0
BG
USB3.0理论带宽达到5Gbps。
4）标准统一，减少了PC主板插槽需求。 5）连接电缆轻巧，电源体积小。4芯电缆， 6 ）生命力强。
大多数计算机采用分层次的多总线结构。在这种结构中，速差异较大的设备使用不同速 度的总线，而速度相近的设备模块使用同一类总线。
大多数计算机采用了分层次的多总线结构。右图一个三层次的多总线结构即有CPU总线、PCI总线和 ISA总线。
计算机组成原理第三章2014-2015
冯·诺依曼计算机硬件框图 存储器
输入设备
运算器
控制器
输出设备
存储器为中心的计算机硬件框图
数据 程序
输入设备
控制器 存储器 运算器
输出设备
计算 结果
3.1 总线的基本概念 一、为什么要用总线 二、什么是总线
总线是连接各个部件的信息传输线 是 各个部件共享的传输介质 三、总线上信息的传送
PCI Express是新一代的总线接口。早在2001年的春季，英特尔公司就提出了要用新一代的技术 取代PCI总线和多种芯片的内部连接，并称之为第三代I/O总线技术。
它采用了目前业内流行的点对点串行连接，比起PCI以及更早期的计算机总线的共享并行架构
，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一
串行
并行
四、总线结构计算机举例 3.1
1. 面向 CPU 的双总线结构框图
中央处理 器 CPU
I/O总线
M
总
I/O接口
I/O接口
…
I/O接口
线
主存储器 M.M
外部 设备1
外部
设备2
…
外部 设备n
2. 单总线结构框图
3.1
单总线（系统总线）
CPU
M.M
I/O接口
外部 设备1
I/O接口
… I/O接口