第三章存储系统1-2
第三章存储系统习题参考答案1.有一个具有20位地址和32位字长的
第三章存储系统习题参考答案1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1000/512）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为16M×64位，共需几个模块板？（2）个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：(1). 共需模块板数为m：m=÷224=4(块)(2). 每个模块板内有DRAM芯片数为n:n=(224/222) ×(64/8)=32 (片)(3) 主存共需DRAM芯片为：4×32=128 (片)每个模块板有32片DRAM芯片，容量为16M×64位，需24根地址线(A23~A0)完成模块板内存储单元寻址。
一共有4块模块板，采用2根高位地址线(A25~A24)，通过2：4译码器译码产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）组成64K×32位存储器需存储芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足CPU在1μS内至少访问内存一次的要求。
计算机系统结构复习
n
2
pi (pi 表示第 i 种操作码在程序中出现的概率)
4
Copyright 2011
计算机系统结构复习提纲
© 计 081
固定长编码相对于 Huffman 编码的信息冗余量： R 1 必须知道每种操作码在程序中出现的概率
pi log i
1
n
2
pi
log n
2
扩展编码法
Huffman 操作码的主要缺点： 操作码长度很不规整，硬件译码困难 与地址码共同组成固定长的指令比较困难 扩展编码法：由固定长操作码与 Huffman 编码法相结合形成
存在的问题
以硬件为主固件为辅 固件的主要缺点是： 执行速度低。目前，ROM 的速度低于 SRAM 一条机器指令通常要多条微指令解释执行 固件的主要优点是： 便于实现复杂指令，便于修改指令系统 以硬联逻辑为主来实现指令系统 对于少数复杂的指令，目前的许多处理机也用微程序技术实现。 RISC 对编译器造成的困难主要有： (1)必须精心安排每一个寄存器的用法，以便充分发挥每一个通用寄存器的效率，尽量减少访问主存储器的次数。 (2)做数据和控制相关性分析，要调整指令的执行序列，并与硬件相配合实现指令延迟技术和指令取消技术等。 (3)要设计复杂的子程序库，RISC 的子程序库通常要比 CISC 的子程序库大得多。
2. 数据表示的含义及与数据结构的关系
数据表示的定义： 数据表示是指计算机硬件能够直接识别，可以被指令系统直接调用的那些数据类型。 例如：定点、逻辑、浮点、十进制、字符、字符串、堆栈和向量等 数据类型：文件、图、表、树、阵列、队列、链表、栈、向量、串、实数、整数、布尔数、字符等 确定哪些数据类型用数据表示实现，是软件与硬件的取舍问题
计算机组成原理期末重点章节知识点
计算机组成原理第一章计算机系统概论（清楚一个概念）计算机的性能指标：吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。
响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。
利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。
处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。
存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率叫CPU的主频。
度量单位MHZ（兆赫兹）、GHZ（吉赫兹）主频的倒数称为CPU时钟周期（T),T=1/f，度量单位us，nsCPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：CPU执行时间=CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。
公式：CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：MIPS=指令数/（程序执行时间x10^6）第二章运算方法和运算器原码定义：（1）整数（范围（-（2^n-1）~ 2^n-1)（2）小数(范围-（2^-n-1 ~ 1-2^-n)反码定义：（3）整数（范围（-（2^n-1）~ 2^n-1)（4）小数(范围-（2^-n-1 ~ 1-2^-n)补码定义：（5）整数（范围（-（2^n ）~ 2^n-1)（6）小数(范围（-1 ~ 1-2^-n)移码表示法（用于大小比较与对阶操作）IEEE754标准格式：符号位（1位）+ 阶码（移码）+ 尾数正溢：两个正数相加，结果大于机器字长所能表示的最大正数负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法不带符号阵列乘法器：同行间并行不同行间串行浮点加减运算操作过程大体分四步：1、0操作数检查2、比较阶码大小完成对阶3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比：C k=T L/T K =nk/k+（n-1）第三章存储系统程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象。
计算机组成原理：第三章 主存储器和存储系统1
芯片
芯片地址
片选信号
片选逻辑
1K
A9…A0
CS0
A11 A10
1KA9…A0Fra bibliotekCS1
A11 A10
1K
A9…A0
CS2
A11 A10
1K
A9…A0
CS3
A11A10
（6）连接方式：扩展位数,扩展单元数,连接控制线
A11
A10
A9
A8
片选
译码
CS0
CS1
CS2
RAM； 8K×8位RAM； 2K×8位ROM； 4K×8位ROM； 8K×8位ROM及74LS138译码器和
各种门电路，画出CPU与存储器的连接图，要求最小4K为系统程序区，相邻8K为用户程序
区。
（1）写出对应的二进制地址码
（2）确定芯片的数量及类型
（3）分配地址线
（4）确定片选信号
2. P86 — 4.6
A14
A15
MREQ
A0
…
…
A13
A12
A11
A10
A9
G1
G2A
G2B
C
B
A
&
Y4
…
PD/Progr
2K ×8位
ROM
…
…
…
D7
D4
D3
D0
Y5
WE
CPU与存储芯片的连接图
…
1K ×4位
RAM
…
…
1K ×4位
RAM
例2： 设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WE
第三章 存储系统02(blue )
小
重点:结来自 理解SRAM、DRAM的存储原理 SRAM芯片内部结构及其扩展 DRAM控制器的作用 DRAM的刷新方法 高性能存储器的构成特点及其访问原理
举例
地址译码方式
B:双地址译码(续) 举例: 1K X 1位 RAM采用双译码结构,则 可以将1K X 1 RAM 的10条地址线中的5 条（A0~A4）用在横向，5条（A5~A9） 用在纵向，则字选信号线线的条数共为： 32+32=64条(相比1024条减少了很多) 双译码结构见下图
地址译码方式
3.3 DRAM存储器
工作原理 和学生一起分析P71图3.6。
3.3 DRAM存储器
DRAM存储芯片逻辑结构 DRAM存储器芯片的结构与SRAM存 储器芯片相似，由存储体与外围电路构成。 但由于要进行刷新，所以外围电路更复杂。 主要增加行地址与列地址锁存器、增加了 刷新计数器及相应的控制电路。
刷新方式（续） 异步刷新：将刷新周期按存储器行数 等分，每一等分内刷新一行。 优点：集成了以上两种方式的优点， 减少了死时间率，同时刷新时间占总时 间的比率较小。
3.3 DRAM存储器
地址多路开关:提供刷新或读写地址， 由多路开关进行选择。 刷新定时器:定时电路用来提供刷新请 求。 刷新地址计数器: 只用RAS信号的刷新 操作，需要提供刷新地址计数器。
具体芯片举例见书本Ｐ72图3.7
3.3 DRAM存储器
读写与DRAM的刷新 两个概念: 刷新：由于漏电使电容上的电荷衰减， DRAM需要定期地重新进行存储，这个过 程称为刷新。 刷新周期：从上一次对整个存储器刷新结束 到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔叫刷新周期。
3.3 DRAM存储器
计算机组成原理第三章存贮系统2
三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与
第三章 存储系统
存储系统一、选择1、设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元个数是4、在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为5、某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、A.地址线为16根，数据线为32根B. 地址线为32根，数据线为16根C.址线线为15根，数据线为16根D. 地址线为15根，数据线为32根9、若RAM中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（）A.DRAM芯片的集成度比SRAM高B.DRAM芯片的成本比SRAM高C.DRAM芯片的速度比SRAM快D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。
14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储自己顺序按地址由小到大依次是16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得21、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机系统结构(必过版)
4、 虚拟存储器的工作原理、地址空间、种类 原理：把主存储器、磁盘存储器和虚拟存储器都划分成固定大小的页，主存储器的页称 为实页，虚拟存储器中的页称为虚页，把虚拟地址空间映射到主存地址空间 三种地址空间：虚拟地址空间、主存储器地址空间、辅存地址空间 三种虚拟存储器：页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器 5、 段式虚拟存储器与页式虚拟存储器的优缺点 地址映象方法：每个程序段都从 0 地址开始编址，长度可长可短，可以在程序执行过程
对于写回法： 大多数操作只需要写 Cache，不需要写主存； 当发生块失效时，可能要写一个块到主存； 即使是读操作，也可能要写一个块到主存。 对于写直达法： 每次写操作，必须写、且只写一个字到主存。 实际上： 写直达法的写次数很多、每次只写一个字； 写回法是的写次数很少、每次要写一个块。 (3) 控制的复杂性, 写直达法比写回法简单。 对于写回法： 要为每块设置一个修改位，而且要对修改位进行管理； 为了保证 Cache 的正确性，通常要采用比较复杂的校验方式或校正方式。 对于写直达法： 不需要设置修改位； 只需要采用简单的奇偶校验即可。由于 Cache 始终是主存的副本，Cache 一 旦有错误可以从主存得到纠正。 (4) 硬件实现的代价, 写回法要比写直达法好。 对于写直达法： 为了缩短写 Cache 流水段的时间，通常要设置一个小容量的高速寄存器堆 （后行写数缓冲站） ， 每个存储单元要有数据、 地址和控制状态等 3 部分组成。 每次写主存时，首先把写主存的数据和地址写到高速寄存器堆中。 每次读主存时，要首先判断所读数据是否在这个高速寄存器堆中。 写回法不需要设置高速缓冲寄存器堆。 13、预取算法有如下几种： (1) 按需取。当出现 Cache 不命中时，才把需要的一个块取到 Cache 中。 (2) 恒预取。无论 Cache 是否命中，都把下一块取到 Cache 中。 (3) 不命中预取。当出现 Cache 不命中，把本块和下一块都取到 Cache 中。 14、解决 Cache 与主存不一致的主要方法： (1) 共享 Cache 法。能根本解决 Cache 不一致，共享 Cache 可能成为访问的瓶颈，硬件 复杂 (2) 作废法。当某一处理机写局部 Cache 时，同时作废其他处理机的局部 Cache。 (3) 播写法。把写 Cache 的内容和地址放到公共总线上，各局部 Cache 随时监听公共总 线 (4) 目录表法。在目录表中存放 Cache 一致性的全部信息。 (5) 禁止共享信息放在局部 Cache 中。Cache 对系统程序员不透明。
王道计组第三章存储系统思维导图脑图
基于闪存技术Flash Memory，属于电可擦除ROM，即EEPROM
原理
每个块包含多个页（page）
负责翻译逻辑块号，找到对应页（Page）
闪存翻译层
每个芯片包含多个块（block）
存储介质：多个闪存芯片（Flash Chip）
组成
相当于磁盘的“扇区”
以页（page）为单位读/写
以块（block）为单位“擦除”，擦干净的块，其中的每页都可以写一次，读无限次
记录介质可以重复使用 记录信息可以长期保存而不丢失，甚至可以脱机存档
优点
非破坏性读出，读出时不需要再生
存取速度慢
机械结构复杂
缺点
对工作环境要求较高
一块硬盘含有若干个记录面，每个记录面划分为若干条磁道，而每条磁道又划分为 若干个扇区，扇区（也称块）是磁盘读写的最小单位，也就是说磁盘按块存取。
即记录面数，表示硬盘总共有多少个磁头，磁头用于读取/写入盘片上记录面的信 息,一个记录面对应一个磁头。
半导体元件的原理
主存储器的基本组成
译码驱动电路
译码器将地址信号转化为字选通线的高低电平
存储矩阵(存储体)
由多个存储单元构成，每个存储单元又由多个存储元构成
存储芯片的基本原理
读写电路
每次读/写一个存储字
由多个存储单元构成，每个存储单元又由多个存储元构成
地址线，数据线，片选线，读写控制线；每根线都会对应一个金属引脚
存储器的层次结构
主存——辅存：实现了虚拟存储系统，解决了主存容量不够的问题 Cache——主存：解决了主存与CPU速度不匹配的问题
按层次
高速缓存（Cache） 主存储器（主存，内存）
可直接被CPU读写
辅助存储器（辅存，外存）
计算机组成原理教案(第三章)
集中式
分散刷新方式
异步式刷新方式是前两种方式的结合
刷新周期为2ms
，完成128行的所有存储元刷新 = 15.5us
则需要 2000us / 128
标准的刷新方式两种
1、只用RAS信号的刷新
2、CAS在RAS之前的刷新
【例2】 说明1M×1位DRAM片子的刷新方法，刷新周期定为8ms
如果选择一个行地址进行刷新， 刷新地址为A0—A8，因此这 一行上的2048个存储元同时进行刷新，
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后 经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样， 连续读取m 个字所需的时间为
t1=T+(m-1)τ
m=4的流水线方式存取示意图如下
而顺序方式存储器连续读取m个字所需时间为
t2=mT.
【例4】 设存储器容量为32字，字长64位，模块数m=4，分别用顺 序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为 64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽 各是多少? 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4×200ns=800ns=8×10-7s; t1=T+(m-1)=200ns+3×50ns=350ns=3.5×10-7s
地址译码器:单译码和双译码
3.SRAM存储器芯片实例
2114存储器芯片的逻辑结构方框图
由于读操作与写操作是分时进行的，读时不写，写时不读， 因此，输入三态门与输出三态门是互锁的，数据总线上的信 息不致于造成混乱。
4.存储器与CPU连接
(1)
工作原理
(2)
存储器速度与容量的解决
存储器芯片的容量是有限的,为了满足实际存储器的容量要求， 需要对存储器进行扩展。主要方法有：
高等计算机系统结构课程大纲(精)
高等计算机系统结构课程大纲通过本课程学习，能够比较全面地掌握计算机系统的基本概念、基本原理、基本结构和基本分析方法，并建立起计算机系统的完整概念。
第一章计算机系统结构的基本概念1.计算机系统结构，计算机组成和计算机实现是三个不同的概念。
2.计算机系统结构的分类3.计算机系统设计的定量原理4.访问的局部性原理。
5.系统结构的评价标准第二章.指令系统1. 指令系统是计算机系统中软件与硬件的接口。
2. 数据表示3.寻址方式4.指令格式的优化设计5.指令系统的功能设计6.复杂指令系统计算机7.精简指令系统计算机第三章.存储系统1.提高存储器性能的主要方法有层次存储器、并行存储器、缓冲技术、先行控制技术等。
2.存储系统的主要性能参数：3.块/页的定位问题;替换问题;一致性问题。
第四章.输入输出系统1．磁盘存储器的技术指标。
2．输入输出系统,输入输出系统的异步性、实时性和设备无关性。
3. 程序控制输入输出方式、直接存储器访问方式（DMA）和中断输入输出方式。
4．字节多路通道、选择通道和数组多路通道。
5．输入输出处理机第五章．标量处理机与流水线1.先行控制技术（look-ahead）。
2.流水线的原理、特点及其分类。
3.流水线的性能分析。
第六章．向量处理机1.向量处理的方式:横向处理方式：向量计算是按行的方式从左至右横向进行;纵向处理方式：向量计算是按列的方式自上而下纵向进行;纵横处理方式：横向处理和纵向处理相结合的方式.2. 两种向量处理机结构：存储器—存储器结构;寄存器—寄存器结构。
3.提高向量处理机性能的常用技术:链接技术;向量循环或分段开采技术;向量递归技术;4.向量指令的处理时间第七章．互连网络1.互连网络基本概念2.互连函数:为了反映不同互连网络的连接特性,每种互连网络可用一组互连函数来描述.3.互连网络的特性:网络规模;结点度;距离;网络直径;等分宽度;结点间线长对称性;网络的传输性能特性4.互连网络分类:静态互连网络;动态互连网络5.消息传递机制:线路交换;存储转发寻径;虚拟直通;虫蚀寻径.第八章．并行处理机和多处理机1.并行处理机模型2.并行处理机基本结构:分布式存储器结构;共享存储器结构3.多处理机结构的主要特点.4.种多处理机基本结构：共享存储器结构和本地存储器结构。
计算机原理第三章存储器
解：（1）需要26根地址线。
（2）有24根地址线
（3）共用8片。
（4）连线图如下图所示。
〔例６〕半导体存储器容量为7K×8位，其中固化区为4k×8 位，可选用 EPROM芯片：2K×8/片。随机读/写区为3K×8， 可选SRAM芯片：2K×4/片和1K×4/片。地址总线为A15~A0，
为“０”。
★ 注意：读出 “１” 信息后，电容Ｃｓ上无电荷，不能再 维持“１”，这种现象称为“破坏性读出”，须进行“恢复”操 作。
（３） 保持，字选线为“０”，Ｔ截止，电容Ｃｓ无放电 回路，其电荷可暂存数毫秒，即维持“１”数毫秒；无电荷 则保持“０”状态。
★ 注意：保持“１”信息时，电容Ｃｓ也要漏电，导致Ｃｓ上 无电荷，须定时“刷新”。
写1：数据线I/O=1、 I / O =0，使位线D=1、 D =0；
推出T1截止，T2导通使Q=1、 Q =0，写入“1”。
（2）读出
行选线xi，列选线yj加高电平，使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0，则T1导通，从位线D将通过T5、T1到地 形成放电回路，有电流经D流入T1，使I/O线上有电流流过，经放 大为“0”信号，表明原存信息为“0”。而此时因T2截止，所以D 上无电流。
〔例〕32位地址线的计算机： 232＝220×210×22＝4千兆＝4G 但现在实际配的主存假设为512兆，
即 512兆＝220×29
所以，32 位地址线寻址的是逻辑地址， 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器：
静态存储器 动态存储器
2. 磁表面存储器：磁盘、磁带等。（磁性材料）
第3章存储系统习题-文档资料
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。 2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。 3. 主存共需要 128 RAM芯片。
字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和 读写 信号，电源线和地线，
所以该芯片引出线的最小数目应为 26 2. 地址范围为 0000 H~ 3FFF H。 根。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问： 1. 若每个模块条为32K×8位，共需几个模块条？
32K×8位的模块条的构成：
模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组 芯片的选片端。
WE D3~D0 D7~D4 4K×4 4K×4 4K×4 4K×4
一、填空
计算机中的存储器是用来存放 程序和数据 的。
存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在 性能 上 接近最里层的存储器。 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存 cache的目的是 取速度不匹配的矛盾 。
• DRAM——动态随机存储器
• ROM——只读存储器
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
C3存储系统-半导体M
地址译码
地址译码有两种方式：
字结构或单译码方式 位结构或双译码方式
表 3.3 地址译码的两种方式
单译码 双译码 适用于小容量存储器 适用于大容量存储器 一个地址译码器 X 向和 Y 向两个译码器。
字结构或单译码方式
结构： RAM的存储容量: M=W行×b列； 阵列的每一行对应一个 字，有1根公用的字选 择线W； 每一列对应字线中 的一位 ，有 2根 公 用的位线D与 D 。 存储器的地址不分 组 ， 只 用 1组 地 址 译码器。
单管动态存储元
刷新：读出过程也是刷新过程。 读出1后存储元重写1：此时刷新缓冲器打开，读出的数 据Dout=1 →位线→ MOS管→电容C。
DRAM存储芯片
DRAM存储器芯片的结构大体与SRAM存储器 芯片相似，由存储体与外围电路构成。但集成度要 高，外围电路更复杂。 存储元使用集成度高的单管动态存储电路 DRAM芯片用一组地址引脚传送两批地址 第一批地址称行地址 用行地址选通信号RAS*下降沿锁存 第二批地址称列地址 用列地址选通信号CAS*下降沿锁存 可用一个信号WE*实现读/写控制 数据输入引脚Din 数据输出引脚Dout
地址输入线n=6，经地址 译码后产生26=64根字线， 分别对应64个字地址。
位结构或双译码方式
结构： RAM的存储容量M=N字×K位。 把每个字的同一位组织在一个 存储芯片上，每片为N字×1位； 将K片并列连接，就组成一个N 字×K位的位结构存储体。
在每个N×1位的存储芯片中，字数N被当作基本存储电 路的个数。把N＝2n个基本存储电路，排列成Nx行×Ny 列的存储矩阵，将CPU送来的n位选择地址按行和列两 个方向分成nx和ny两组，经行(X向)和列(Y向)两个地址 译码器，分别选择驱动行选择线X和列选择线Y。 采用双译码结构，可以减少译码线的数目。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
存储器控制电路
存储器控制电路
(1)地址多路开关：刷新时需要提供刷新地址，非 刷新时需提供读写地址，由多路开关进行选择。 (2)刷新定时器： 定时电路用来提供刷新请求。 (3)刷新地址计数器：只用RAS信号的刷新操作， 需要提供刷新地址计数器。 (4)仲裁电路：对同时产生的来自CPU的访问存储 器的请求和来自刷新定时器的刷新请求的优先权 进行裁定。 (5)定时发生器：提供行地址选通信号RAS、列地 址选通信号CAS和写信号WE.
采用单译码结构的存储单元
A0 A1 A2 A3
译 码 器
0000
1111
采用双译码结构的存储单元矩阵
3.2.1 SRAM存储器
驱动器 I/O电路 片选与读/写控制电路 输出驱动电路
2114逻辑结构图
存储器的读、写周期
存储器的读、写周期
第三章 存储系统
3.3 DRAM存储器
DRAM的刷新
集中刷新方式
DRAM的刷新
分散刷新方式
DRAM的刷新
异步刷新方式
前两种方式的结合，在规定的刷新 时间内将所有单元刷新一遍。
DRAM的刷新
两种标准刷新操作
只用RAS信号刷新； CAS在RAS之前的刷新。
• 这种方式是在RAS之前使CAS有效，启动内部 刷新计数器，产生需要刷新的行地址，而忽 略外部地址线上的信号。
3.3.4 存储器容量的扩充
位扩展法 字扩展法 字位同时扩展法
位扩展法组成8K RAM
字扩展法组成64K RAM
高性能主存储器
高性能主存储器
EDRAM芯片
EDRAM芯片又称增强型DRAM芯片，它在
DRAM 芯片上集成了一个SRAM实现的小容 量高速缓冲存储器，从而使DRAM芯片的性 能得到显著改进。 以SRAM保存一行内容的办法，对成块传送 非常有利。如果连续的地址高11位相同， 意 味着属于同一行地址，那么连续变动的9位 列地址就会使SRAM中相应位组连续读出， 这称为猝发式读取。
第三章 存储系统
随机读写存储器
静态MOS存储器(SRAM) 动态MOS存储器(DRAM)
3.2 SRAM存储器
3.2.1 基本静态存储元阵列
静态存储器
SRAM存储器的构成
行 译 码 器 X
列译码器Y
SRAM存储器的构成
地址译码的两种方式
单译码 适用于小容量存储器 双译码 适用于大容量存储器 一个地址译码器 X向和Y向两个译码器
需要有高鉴别能力的读 出放大器配合工作，外 围电路比较复杂
DRAM存储元的读、写刷新操作
DRAM存储元的读、写刷新操作
DRAM存储元的读、写刷新操作
DRAM存储元的读、写刷新操作
3.3.2 DRAM芯片的逻辑结构
3.3.2 DRAM芯片的逻辑结构
3.3.3 读/写周期、刷新周期
3.3.3 读/写周期、刷新周期
3.3 DRAM存储器
动态存储器
单管DRAM基本存储电路
图2．9 单管DRAM基本存储电路
单管DRAM的存储矩阵
表3.4 单管存储元电路和四管存储元电路对比名称 Nhomakorabea优
点
缺
点
四管存储 外围电路比较 元电路 简单，刷新时 不需要另加外 部逻辑 单管存储 元件数量少， 元电路 集成度高
管子多，占用的芯片面 积大
高性能主存储器
1M*32位EDRAM模块组成
主存物理地址的存储空间分布
高性能主存储器
EDRAM内存条
一片EDRAM的容量为1M×4位，8片这样的芯片可组成
1M×32位的存储模块。 8个芯片共用片选信号Sel、行选通信号RAS、刷新信号 Ref和地址输入信号A0—A10。当某模块被选中，此模块 的8个EDRAM芯片同时动作，8个4位数据端口D3—D0同 时与32位数据总线交换数据，完成一次32位字的存取。 上述存储模块本身具有高速成块存取能力,这种模块内存 储字完全顺序排放，以猝发式存取来完成高速成块存取的 方式，在当代微型机中获得了广泛应用。