第六讲 数字系统设计

Adder
out
in2 b module adder(a,b,c); input[n:1] a,b; output[n:0] c assign c=a+b; endmodule
实例调用实现多模块互联
top in1 a
c link1 x
out
bbb aaa module top(in1,in2,out); z In2 b d link2 y input [n:1]in1,in2; Wire[n:1] link1,link2; module aaa(a,b,c,d); aaa a1(.a(in1),.b(in2), input[n:1] a,b; .c(link1),.d(link2)); output[n:1] c,d; bbb b1(.x(link1),.y(link2), // (c=a+b,d=a-b) .z(out)); module bbb(x,y,z); endmodule input[n:1] x,y; output[2n:1]z; // (z=x*y)
流水线乘法器
此种乘法器叫做加法树式乘法器，此方法被广泛使用
//-------------------------------------------------------din_a_buf<=din_a; din_b_buf<=din_b; buf0<=din_b_buf[0]?din_a_buf:0; buf1<=din_b_buf[1]?din_a_buf<<1:0; buf2<=din_b_buf[2]?din_a_buf<<2:0; buf3<=din_b_buf[3]?din_a_buf<<3:0; buf4<=din_b_buf[4]?din_a_buf<<4:0; buf5<=din_b_buf[5]?din_a_buf<<5:0; buf6<=din_b_buf[6]?din_a_buf<<6:0; buf7<=din_b_buf[7]?din_a_buf<<7:0; //--------------------------------------------------------buf01<=buf0+buf1; buf23<=buf2+buf3; buf45<=buf4+buf5; buf67<=buf6+buf7; //----------------------------buf02<=buf01+buf23; buf46<=buf45+buf67; //-------------------------------dout<=buf02+buf46；
•SOC是当前IC设 计发展的主流，开 发和应用SOC也 是当前IT产业发 展的需要。
实例调用
实例模块名 调用名(.实例端口（外接端口) . < >(< > ), ……..)); //名称对应 库元件名 调用名 (外接端口1， 外接端口2， ……..); // 位置对应
实例调用例
include “ adder.v” module myadd（in1,in2,out,); input [n:1]a, b; output [n:0] c; …….. adder adder1 // 实例名，调用名 (.a(in1), .b(in2), .c(out)); // 端口连接 endmodule myadd in1 a c
RAM1 sel 处理 bus
dataA dataout dataB
RAM2
资源优化
资源化—串行化
• 用资源优化的设计实现 y=a0×b0+a1×b1+c2×b2+a3×b3
流水线(pipeline)
复杂运算
Tp
运 算 1
Tr
REG 1
运 算 2
REG 2
运 算 3
REG 3
把一个复杂大延时运算分解成若干级（m级）简单
clk
首次延迟时间: Td=m × (Td+Tr)>m×Td 每次数据延迟 :Td=Tp+Tr
流水线实现8位加法
input[7:0]a,b; output[7:0] c; reg[3:0] buff1,buff2; reg c1,c2; always @(posedge clk) //一级流水 begin {c1,buff1}<=a[3:0]+b[3:0]; //8位加 {c2,buff2}<=a[7:4]+b[7:4]; end always @(posedge clk) //二级流水 begin c[3:0]<=buff1; {c2,c[7:4]<= a[7:4]+b[7:4]+c1; end
dataB
REG
数据总线 bus wr
REG
Qa
MASTER SLAVE
Qb
模块互联教学实例
1 2 3 4 5 三态门 双向端口 单模块调用 多模块互联 带双向端口模块互联
RAM的乒乓操作
assign dataA=(sel)? bus:8’h00; assign dataB=(!sel)? bus:8’h00; assign data_out=(sel)? dataA:dataB;
总线描述
当一条总线上有多设备连接时，同一时间内只 有一对设备通信，其他设备退出总线（高阻）。 外设通常需要总线控制： assign data=(en)?bus:8’hzz; bus CPU
外设1 外设2 ………
双向数据端口建模
a
T1
b en
1位三态门： tri a; assign a=(en):b?1’bz; 1位双向端口： 用inout声明双向端口： inout a, b; input en_a_b,; assign bus_b =en_a_b? a:’bz; assign bus_a=!en_a_b? b:’bz;
Verilog HDL 数字系统设计
武 斌
数字系统设计
系统功能和技术指标
算法验证、功能仿真
构成系统框图、确定功能块
模块功能和技术指标 各功能块的算法验证和仿真 模块电路设计、逻辑设计、程序设计
验证、完成
数字设计的层次
1、行为功能实现
交通灯控制、表决器、显示扫描器、电梯控制、数字钟表、普通频率计、 等纯逻辑行为实现
的小延时运算，以增加数据处理速度和吞吐量。 为此需要采用时序控制并储存中间结果。
流水线工作流程
步骤1
1 2 3 4 5 6 7
步骤2
步骤3
步骤4
data1 data2 data3 data4
data1 data2 data3 data4
data1 data2 data3 data4
data1 data2 data3 data4
en_a_b a
T1
b
T2
!en_a_b
双向总线互联
Master: assign bus=(!rd)?dataA:8’hzz; always @（bus）Qa=bus;
dataA rd !rd
Slave: assign bus=(!rd)? 8’hzz:dataB always @（bus） Qb=bus;
4、复杂数字系统
嵌入式微处理机系统、数字信号处理系统、通信协议电路、制 解调器、以太网交换机、
数字系统的基本组成
• SOC：System On a Chip
内存 cpu 芯片 接口 其他控制及 运算单元 关键：IP core 的设计， IT行 业的核心是IC， IC的核心是IP 设计。
外设
其他部件
2、控制与信号传输的实现
如：信号发生器、PWM、FSK/PSK、A/D采样控制器、数字频率合成、数 字PLL、FIFO、RS232或PS/2通信、逻辑分析仪、存储示波器、虚拟仪表、 图像采样处理和显示、
3、算法的实现
如：离散FFT变换、数字滤波器、浮点乘法器、高速宽位加法器、编码 译码和压缩、编码/解码、加密/解密电路