高速电路传输线反射问题的分析与解决

武汉理工大学班级：___电子与通信工程153班_____ 姓名：_________ ___________ 学号：________1049731503239_______ 教师：____ ____________高速电路传输线反射问题分析与解决（武汉理工大学信息工程学院，武汉，430070）摘要：高速数字信号的传输线反射问题是影响现代数字电路设计的重要原因因素之一，严重的反射将破坏信号的完整性，并引起过冲现象，从而出现错误的数字逻辑和影响电路上元器件的正常使用。

本文重点的分析高速电路中信号反射产生的原因，和给出解决反射问题的方案。

关键词：传输线；反射；解决方案Abstract: Reflection high-speed digital signal is an important factor affecting the modern digital circuit design, serious reflection would undermine the integrity of the signal, and cause overshoot phenomenon, which appears erroneous digital logic and destruction devices. This paper analyzes in detail the causes of signal reflections and phenomena, and give a reflection solution.Keyword: Transmission line；reflection； solution1.引言反射就是在传输线上的回波，如果传输线的长度满足长线时，且没有合适的终端匹配，那么来自于驱动端的信号脉冲在接收端被反射，从而引起非预期效应，使信号轮廓失真。

反射是传输线的基本效应，即当信号沿着传输线传输时，碰到阻抗不连续时会发生反射。

当信号在传输时，碰到了比目前高的阻抗时会发生正向发射，使得信号边沿的幅度增加，信号边沿会出现过冲。

过冲就是指接收信号的第一个峰值或者谷值超过了设定电压，对于上升沿是指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过了最低电压。

当信号在传输时碰到比目前阻抗低时，会产生负向反射，使得信号边沿的幅度减小，信号边沿出现台阶，即欠冲。

严重时，可能会产生假时钟信号，导致系统的读写出现误读或者误写等操作。

在一个时钟周期中，反复的出现过冲和欠冲，我们就称之为振荡。

振荡是电路中因为反射而产生的多余能力无法及时吸收的结果。

在印制电路板中，反射通常由连线阻抗的不匹配造成，如：不同布线层阻抗不一样、T型连接、过孔、线宽的变化、器件的输入输出阻抗，封装寄生参数等等。

以下图 1.1理想传输线模型来分析与信号反射有关的重要参数。

理想传输线L被内阻R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0，负阻抗为Rl。

理想的情况是当且仅当R0=Z0=RL时，传输线的阻抗是连续的，不会发生任何反射，但能量一半消耗在源内阻R0上，另一半消耗在负载电阻RL 上。

如果负载阻抗大于传输线的特性阻抗，Z0<RL那么负载端多余的能量就会反射回源端，由于负载端没有吸收全部的能量，称为欠阻尼。

如果负载阻抗小于传输线的特性阻抗，即Z0<RL，负载试图消耗比当前源端提供的能量更多的能量，称为过阻尼。

欠阻尼与过阻尼都会产生反向传播的波形，某些情况下在传输线上会形成驻波。

当Z0=RL时，负载完全吸收到达的能量，没有任何信号反射回源端，称为临界阻尼。

从系统的设计与实现来看，由于临界阻尼情况很难满足，所以最可靠适用的方式是轻微的过阻尼，因为这种情况下没有足够的能量反射回源端。

负载端阻抗与传输线阻抗不匹配会发生在负载端，反射一部分信号回源端，反射电压信号的幅度由负载反射系数ρ决定，见下式：ρ=（RL-Z0）/（RL+Z0）（1.1）上式中，ρ称为负载电压反射系数，其定义是反射电压与入射电压之比。

由（1.1）可知，-1<ρ<1，当RL=Z0时，ρ=0，将不会产生反射。

即只要根据传输线的特性阻抗进行终端匹配，就能消除反射。

从原理上说，反射滤波的幅度可以大到入射电压的幅度，极性可正可负。

当RL<Z0时，ρ<0，处于过阻尼状态，反射滤波极性为负；当RL>0时，ρ>0处于欠阻尼状态，反射波极性为正。

如果传输线由两段不同特性阻抗的传输线组成，则连接点处也会产生信号的反射。

传输线上出现的分叉点就是这样一个阻抗不连续点。

反射信号产生的原因有，过长的走线；未被匹配终端的传输线，过量电容或电感以及阻抗失配。

当信号在终端处的阻抗不连续点被反射时，信号的一部分将反射回源头。

当反射信号到达源头时，若源头端阻抗不等于传输线阻抗就会产生第二次反射。

因此若传输线的两端在阻抗不连续的情况下，信号将在驱动线路和接收线路之间来回反射。

信号反射波因传输线的损耗将最后达到直流稳态。

2.产生反射现象的因素产生反射现象的原因的因素有信号上升沿时间、传输线的端接、短分支节线、容性分支节线、拐角和通孔、载重线、电感性间断线等。

2.1上升时间对反射的影响当上升时间变得大于传输线延迟时间的两倍时，传输线为短线，上升时间对波的形状不会存在影响。

因为信号到达负载端时，产生了反射，反射信号回到源端，但是此时源端的信号正处于上升阶段，这样的反射会在信号缓慢的上升过程中被吸收掉，从而不会影响信号电平的幅值。

但是如果上升时间小于传输线延时时间的两倍时，上升时间开始会对波的形状产生重要影响。

2.2串联传输线的反射影响通常，电路板上走线的宽度必须被压缩，因为它可能经过通孔或在密集区域的周围布线。

如果走线的宽度有一小段发生变化，特性阻抗就会改变，一般是增加。

有三个特征会决定短的传输线片段的影响：不连续性的延时，不连续性特性阻抗，信号上升时间。

当延时与上升时间相比很长时，反射系数将饱和。

反射系数的最大值与不连续性的反射有关。

2.3短分支传输线的反射影响分析短线的影响是比较复杂的，因为要考虑很多反射的问题。

当信号离开驱动端，首先会遇到分支点。

这里我们会看到两段传输线并联产生一个低的阻抗，则一个负反射将会返回到源端。

2.4容性分支在传输线中间引起的反射影响附着在走线中间的测试点，通孔，封装引线，甚至一小段分支，作用就像一个集总电容。

发射信号最初不会受到影响，但是当它从走线末端返回到源端时，就会受到反射回到接收端就为负的电压，使得接收到的信号下降，导致下冲。

传输线中间理想电容的影响依赖于信号的上升时间和电容的大小。

电容越大，阻抗越小，就会产生更大的负极性反射电压，导致接收端出现更大的下冲。

在时域内，电容的阻抗为：Zcap=V/(Cdv/dt)2.5拐角和通孔的影响当信号沿着均匀的互连线传输是，发射信号不存在反射集失真。

如果均匀互连线存在90度的弯角，就有阻抗的改变，则发生反射及信号的失真。

90度的拐角导致了均匀互连线阻抗的不连续性，影响了信号的完整性。

将90度的拐角换成45度的弯曲将会减小这种影响，如果改用常宽的圆弧状弯曲，影响会进一步的减小。

拐角对信号传输线的唯一影响是由于走线弯曲处的额外宽度，这个额外的线宽作用就像一个容性的不连续性。

这个容性的不连续性导致了信号的反射和时延。

如果走线的弯曲处是常宽的，走线宽度没什么变化，信号在拐弯的每一点遇到的阻抗都是相同的，那么就不会有反射。

3.抑制反射的端接技术消除反射现象的方法一般有：布线时的拓扑法和相应的端接技术。

常用布线时的拓扑结构有：点到店，菊花链，星型，分支和周期性负载等结构。

如下图所示：（a）点到点（b）菊花链（c）星型（d）远端分支(e)周期性负载点到点：点到点的拓扑结构比较简单，只要在发送端或接受端进行适当的阻抗匹配。

菊花链：当网络的整个走线长度延时小于信号的上升或者下降时间时，用菊花链拓扑结构会比较好，这时网络上的负载都可以看作为容性负载。

菊花链同时也限制了信号的速率，只能工作在低速电路中。

星型：使用星型的拓扑结构时，对每个分支都进行均衡设计，要求每个分支的接收端负载一致，并选择适当的匹配方式。

远端分支：跟星型类似，只不过分支是靠近接收端的。

这种拓扑结构中，也要限制远端stub的长度，使stub上的传输延时小于信号的上升沿，这样每个接收端都可以被看作为一个简单的容性负载。

周期性负载：周期性负载的拓扑结构同样要求每段stub的长度足够小，使得stub上的产生延时小于信号上升沿，这种主干传输和所有的stub端组合起来的结构可以看作为一段新的传输线，其特征阻抗要比原来主干传输性的特征阻抗小，传输速率也比原来的低，因此在进行足感匹配是要注意。

3.1单端端接技术传输线的长度符合下式的条件应使用端接技术：L>t/(2p)式中，L为传输线线长，t为源端信号的上升时间，p为传输线上每单位长度的带载传输延时。

传输线的端接原则：如果负载反射系数或源反射系数二者任一为零，反射将被消除。

通常采用两种方法（1）使负载阻抗与传输线阻抗匹配，即并行端；（2）是源阻抗与传输线阻抗匹配，即串行端接。

并行端接主要是在尽量靠近负载端的位置加上拉或者下拉电阻以实现终端的阻抗匹配，根据不同的应用环境，并行端接可以分成以下几类：（1）简单的并行端接这种端接方式是简单的在负载端加入一个下拉电阻来实现匹配，采用此端接的条件是驱动端必须能够提供输出高电平是的驱动电流以保证通过端接电阻的搞电平电压满足门限电压要求。

在输出为高电平的状态时，这种并行端接电路消耗电流过大，对于50欧的端接负载，维持TTL搞电平消耗电流高达48mA，因此一般器件很难靠近的支持这种端接电路。

优点：并行端接提供了一张简单的设计方案。

它是一种最简单的终接方案。

在大多数情况下，这种方法只需要一个附加元件，如果传输线的两端需要端接就需要要个电阻。

缺点：并行端接浪费电阻的直流功耗。

这种方法无论在高电平还是低电平，都需要驱动端具有稳定的直流，这样就增加了驱动端的直流负载。

当传输线的一端接容性负载时，端接时，上升沿斜率就会变化。

当末端接时，在时间常数Z0c内，电压是激励信号幅值的2倍。

当增加并行端接时，上升的时间会更快。

当采用并行端接时，必须注意到，对TTL级，线阻抗小于100欧姆时采用这种端接方式，要求直流输出为24mA。

因此对于电池驱动系统，不推荐采用并行端接方案。

另外，端接电阻要消耗多达0.25W的功率，这对于仅消耗几豪瓦功率的CMOS系统来说是不合适的，功耗的大小依赖于占空比：对于低占空比，连接电阻到底使用有最低功耗，对高占空比，连接电阻到VCC使得有最低的功耗。

还有一点就是，大的下拉电阻可能会使下降沿比上升沿快，这会导致占空比内信号的失真。