Cadence使用手册经典

合集下载

eetopcn_Cadence_使用参考手册ch1--ch7

eetopcn_Cadence_使用参考手册ch1--ch7

eetopcn_Cadence_使用参考手册ch1--ch7Cadence 使用参考手册目录第一章概述 (1)1.1 Cadence 概述 (1)1.2 ASIC 设计流程 (1)第二章Cadence 使用基础 (5)2.1 Cadence 软件的环境设置 (5)2.2 Cadence 软件的启动方法 (10)2.3 库文件的管理 (12)2.4 文件格式的转化 (13)2.5 怎样使用在线帮助 (13)2.6 本手册的组成 (14)第三章Verilog-XL 的介绍 (15)3. 1 环境设置 (15)3.2 Verilog-XL 的启动 (15)3.3 Verilog XL 的界面 (17)3.4 Verilog-XL 的使用示例 (18)3.5 Verilog-XL 的有关帮助文件 (19)第四章电路图设计及电路模拟 (21)4.1 电路图设计工具Composer (21)4.1.1 设置 (21)4.1.2 启动 (22)4.1.3 用户界面及使用方法 (22)4.1.4 使用示例 (24)4.1.5 相关在线帮助文档 (24)4.2 电路模拟工具Analog Artist (24)4.2.1 设置 (24)4.2.2 启动 (25)4.2.3 用户界面及使用方法 (25)4.2.5 相关在线帮助文档 (25)第五章自动布局布线 (27)5.1 Cadence 中的自动布局布线流程 (27)5.2 用AutoAbgen 进行自动布局布线库设计 (28)第六章版图设计及其验证 (30)6.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置 (30)6.1.2 启动 (30)6.1.3 用户界面及使用方法 (31)6.1.4 使用示例 (31)6.1.5 相关在线帮助文档 (32)6.2 版图验证工具Dracula (32)6.2.1 Dracula 使用介绍 (32)6.2.2 相关在线帮助文档 (33)第七章skill 语言程序设计 (34)7.1 skill 语言概述 (34)7.2 skill 语言的基本语法 (34)7.3 Skill 语言的编程环境 (34)7.4 面向工具的skill 语言编程 (35)附录1 技术文件及显示文件示例 (60)附录2 Verilog-XL 实例文件 (72)1 Test_memory.v (72)2 SRAM256X8.v (73)3 ram_sy1s_8052 (79)4 TSMC 库文件 (84)附录3 Dracula 命令文件 (359)Cadence 使用说明第1 页共388页概述作为流行的EDA 工具之一Cadence 一直以来都受到了广大EDA 工程师的青睐然而Cadence 的使用之繁琐又给广大初学者带来了不少麻烦作为一位过来人本人对此深有体会本着为初学者抛砖引玉的目的本人特意编写了这本小册子将自己数年来使用Cadence 的经验加以总结但愿会对各位同行有所帮助本册子的本意在于为初学者指路故不会对个别工具进行很详细的介绍只是对初学者可能经常使用的一些工具加以粗略的介绍其中可能还请各位同行加以指正1.1 Cadence 概述Cadence 是一个大型的EDA 软件它几乎可以完成电子设计的方方面面包括ASIC 设计FPGA 设计和PCB 板设计与众所周知的EDA 软件Synopsys相比Cadence 的综合工具略为逊色然而Cadence 在仿真电路图设计自动布局布线版图设计及验证等方面却有着绝对的优势Cadence 与Synopsys的结合可以说是EDA 设计领域的黄金搭档此外Cadence 公司还开发了自己的编程语言skill,并为其编写了编译器由于skill 语言提供编程接口甚至与C 语言的接口所以可以以Cadence 为平台进行扩展用户还可以开发自己的基于Cadence 的工具实际上整个Cadence 软件可以理解为一个搭建在skill语言平台上的可执行文件集所有的Cadence 工具都是用Skill 语言编写的但同时由于Cadence 的工具太多使得Cadence 显得有点凌乱这给初学者带来了更多的麻烦Cadence 包含的工具较多几乎包括了EDA 设计的方方面面本小册子旨在向初学者介绍Cadence 的入门知识所以不可能面面具到只能根据ASIC设计流程介绍一些ASIC 设计者常用的工具例如仿真工具Verilog-xl,布局布线工具Preview 和Silicon Ensemble,电路图设计工具Composer,电路模拟工具Analog Artist,版图设计工具Virtuoso Layout Editor,版图验证工具Dracula最后介绍一下Skill 语言的编程1.2 ASIC 设计流程设计流程是规范设计活动的准则好的设计流程对于产品的成功至关重要本节将通过与具体的EDA 工具Synopsys 和Cadence 相结合概括出Cadence 使用说明第2 页共388页一个实际可行的ASIC 设计的设计流程图1 1 是实际设计过程中较常用的一个流程接下一页Cadence 使用说明第3 页共388页图1 1 ASIC 设计流程图这是深亚微米设计中较常用的设计流程在该设计流程中高层次综合和底层的布局布线之间没有明显的界线高层设计时必须考虑底层的物理实现Cadence 使用说明第4 页共388页高层的划分与布局规划同时由于内核Core 的行为级模型有其物理实现的精确的延时信息使得设计者可在设计的早期兼顾芯片的物理实现从而可以较精确的估计互连的延时以达到关键路径的延时要求同时布局布线后提取的SDF 文件将被反标到综合后的门级网表中以验证其功能和时序是否正确从该流程中可看出在实际设计中较常用到的Cadence 的工具有VerilogHDL 仿真工具Verilog-XL,电路设计工具Composer 电路模拟工具Analog Artist, 版图设计工具Virtuoso Layout Editor,版图验证工具Dracula 和Diva 以及自动布局布线工具Preview 和Silicon Ensemble 本册子将对这些工具作一个初步介绍如果读者想进一步了解某个软件的使用可参考本册子提供的相关在线文档以进一步熟练Cadence 使用手册第二章 Cadence 使用基础第一章Cadence 使用基础2.1 Cadence 软件的环境设置要使用Cadence,必须在自己的计算机上作一些相应的设置这些设置包括很多方面而且不同的工具可能都需要进行各自的设置读者如果遇到这方面的问题可以参考一下openbook 中的Configuration Guides 及各工具的user guide 或者reference,其访问的方法是main menu-> System Administration-> Configuration Guides 但作为初学者只需进行以下几项设置1. .cshrc 文件的设置首先要在自己的.cshrc 文件中设置Cadence 软件所在的路径所使用的licence 文件等下面的代码为.cshrc 中设置的一个简单示例其中Cadence 所在的目录为/EDA04/cds97a/Cadencesetenv CDS_ROOT /EDA04/cds97asetenv CDS_INST_DIR /EDA04/cds97aset path = ($path $CDS_INST_DIR/tools/dfII/bin$CDS_INST_DIR/tools/bin)setenv LM_LICENSE_FILE /EDA04/cds97a/share/license/license.dat 对于某些Cadence 中的工具也必须在.cshrc 中进行一些设置2. .cdsenv 文件设置.cdsenv 文件中包含了Cadence 软件的一些初始设置该文件是用Skill语言写成的Cadence 可直接执行3. .cdsinit 设置与.cdsenv 一样.cdsinit 中也包含了Cadence 软件的一些初始化设置该文件是用Skill 语言写成的在Cadence 启动时会首先自动调用这Cadence 使用手册第二章 Cadence 使用基础两个文件并执行其中的语句若仅为初学可以不编写这两个文件Cadence 会自动调用隐含的设置若想更改设置可参考一些模板文件进行编写在install_dir/tools/dfII/cdsuser 目录下有一些隐含的模板文件下面是一个简单的.cdsinit 文件;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; ;;; Tutorial .cdsinit file; By: Cris Reeser/Diane Goldberg; Created: October 10, 1995;; This initialization file contains the settings necessary to ; successfully run the Cell Design tutorial. Some of these may ; be redundant, if your site uses a site initialization file. ; For further information on initialization files, read the; comments in the /samples/local/cdsinit file.; ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; ;;; Human Interface Environment SettingshiiSetFont("text" "-adobe-courier-bold-r-*-*-12-*") hiSetFormPosition(603:500)hinestLimit = 5hiSetUndoLimit(10)hiExpertMode(nil)window(1)->useScrollbars = twindow(1)->backingStore = tenvSetVal("layout" "xSnapSpacing" 'float 0.5)envSetVal("layout" "ySnapSpacing" 'float 0.5)envSetVal("layout" "segSnapMode" 'string "anyAngle") envSetVal("layout" "stopLevel" 'int 20)envLoadFile("./.cdsenv") ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; Cadence 使用手册第二章 Cadence 使用基础;;; Bindkey Settingsload(prependInstallPath("samples/local/schBindKeys.il")) load(prependInstallPath("samples/local/leBindKeys.il")) ;;;;;;;;;;;;;;;;; ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; ;;; RESIZE CIW; CIW; Note, hiFlush() is used as a workaround to display problem with; resizing windows in SKILL.hiFlush()hiResizeWindow(window(1) list(3:3 750:200)) ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; ;;; Tutorial Customization ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; ;;setSkillPath(". techFiles"); Welcome the userfprintf(poport"************************************************\n")fprintf(poport "Welcome to the SRAM Compiler... %s\n" getShellEnvVar("USER"))printf( " \n" )printf( "Done with initialization.\n" )printf("************************************************\n ")printf( " \n" )printf( " \n" )从中可看出Skill 语言的语法与C 语言的较为类似经过一定的学习后Cadence 使用手册第二章 Cadence 使用基础就很容易掌握4. cds.lib 文件的设置如果用户需要加入自己的库则可以修改自己的库管理文件cds.lib 对于初次使用Cadence 的用户Cadence 会在用户的当前目录下生成一个cds.lib 文件用户通过CIW 生成一个库时Cadence 会自动将其加入cds.lib 文件中下面是一个简单的Cadence 库管理文件cds.lib 的示例DEFINE ourTechLib/EDAHOME01/students/dhf/sram/dual/ourTechLibDEFINE sram /EDAHOME01/students/dhf/sram/dual/sram DEFINE basic ${CDS_INST_DIR}/tools/dfII/etc/cdslib/basic DEFINE sample${CDS_INST_DIR}/tools/dfII/samples/cdslib/sampleDEFINE analogLib/EDA04/cds97a/tools/dfII/etc/cdslib/artist/analogLib DEFINE pCells /EDAHOME01/students/dhf/sram/dual/pCells DEFINE hhh /EDAHOME01/students/dhf/sram/dual/hhh 其中DEFINE 为库定义的保留字,ourTechLib sram 等为所定义的库的名字最后的字符串为保存库的实际的物理目录5. 技术库的生成技术文件库对于IC 设计而言是非常重要的其中包含了很多设计中所必需的信息对于版图设计者而言技术库就显得更为重要了要生成技术文件库必须先编写技术文件技术文件主要包括层的定义符号化器件的定义层物理以及电学规则和一些针对特定的Cadence工具的规则的定义例如自动布局布线的一些规则版图转换成GDSII时所用到的层号的定义技术文件的编写可参考openbook 中有关技术文件的介绍并参考相应的模板来进行其访问顺序为Main Menu->IC Tools->Design FramWork II->Technology File Help 附录1 中有一个简单的技术文件示例技术文件编好以后就可以按照以下几步生成技术库1 点击CIW 中的File 菜单选择其中的New 项中的Library 项如图2 1 所示弹出图2 2 所示的表格Cadence 使用手册第二章 Cadence 使用基础2 在Name 项中输入所需的名字如myTecLib 保持如图所示的设置点击ok 弹出如图2 3 所示的对话框3 在对话框中输入编好的技术文件名如my.tf 这时技术文件必须在启动Cadence 的当前目录点击ok4 经过一段时间后在CIW 的显示区会出现一个提示Library myTecLib is created successfully.对于非工艺库的生成与工艺库大体相同只是在2 2 中选择attach to exited technology file,并在接下来的过程中选择相应的工艺库图2 1图2 2Cadence 使用手册第二章 Cadence 使用基础图2 36. 显示文件display.drf 的设置display.drf 文件控制Cadence 的显示其基本语法可参考openbook 中的相应的介绍附录1 中包含了一个display.drf 的示例2.2 Cadence 软件的启动方法完成了一些必要的设置对初学者只需设置.cshrc 文件即可其他设置都用隐含设置等熟练了一些之后再进一步优化自己的使用环境就可以启动Cadence 软件启动Cadence 软件的命令有很多不同的启动命令可以启动不同的工具集常用的启动命令有icfb,icca 等也可以单独启动单个工具例如启动Viruoso Layout Editor 可以用layoutPlus 来启动Silicon Ensemble 可以用sedsm 来启动以icfb 为例先在UNIX 提示符下输入icfb& 再按回车经过一段时间就会出现如图 2 4 所示的CIW Command Interpreter Window窗口从CIW 窗口就可以调用许多工具并完成许多任务CIW 窗口是使用Cadence 时遇到的第一个窗口是Cadence 主要的用户界面它主要包括以下几个部分1 Title Bar 显示使用的软件名及log 文件目录如图2 4 中的最上一行icfb-log:/ EDAHOME01/students/dhf/CDS.log2 Menu Banner3 Output Area 输出Cadence 对用户命令的反应4 Input Line 可用来输入Skill 命令5 Mouse Bindings Line 显示捆绑在鼠标左中右三键上的快捷键6 Scrolling bar to Scroll Through the Log FileCadence 将许多常用工具集成在一块以完成一些典型的任务图2 5 总结了一些常用的启动命令及其可使用的工具用户可根据自己的需要选择最少的命令集Cadence 使用手册第二章 Cadence 使用基础图2 4 CIW 窗口图2 5 Cadence 启动命令Cadence 使用手册第二章 Cadence 使用基础2.3 库文件的管理启动了Cadence 后就可以利用File 菜单建立自己的工作库点击CIW窗口上的File 菜单选定其中的New lib 项弹出如图2 2 所示的对话框输入库名并选择相应的工艺库然后选择ok,这时在CIW 的显示区会出现如下提示The lib is created successfully!新建的库是一个空的库里面什么也没有用户可在库中生成自己所需的单元例如可以生成一个反相器单元并为其生成一个电路及一个版图视图其流程如下1 选择File 菜单中的New 项并选择Cellview 项则弹出如图2-6 所示的对话框选择所需的库并输入单元名inv 并选择视图类型Schematic 再点击ok 按钮则弹出如图2 7 所示的窗口2 用Add 菜单中的Component 命令调用analogLib 中的单元输入PMOS 和NMOS 管以及电源和地如图2 8 所示3 点击Check and save 命令保存用同样的流程可生成inv 的版图视图利用T ools 中的library manager 可以对库进行管理图2 6Cadence 使用手册第二章 Cadence 使用基础图2 7图2 82.4 文件格式的转化Cadence 有自己的内部数据格式为了与其他EDA 软件之间进行数据交换Cadence 提供内部数据与标准数据格式之间的转换点击CIW 的File 菜单中的Import 可将各种外部数据格式转换成Cadence 内部数据格式利用CIW 的File 菜单中的Export 可将各种Cadence 内部数据格式转换成外部标准数据格式2.5 怎样使用在线帮助学习Cadence 的最好教材是使用在线帮助Cadence 的在线帮助是用openbook 命令来启动的在UNIX 提示符下输入openbook&并回车就可以启动在线帮助要拷贝在线帮助中的文件可以先按下control 键并用左键进行选择然后用copy 进行拷贝如果想要知道一些关于如何使用openbook 的技巧可在系统提示符下输入Cadence 使用手册第二章 Cadence 使用基础openbook help &即可2.6 本手册的组成在本手册中将按照ASIC 设计流程分别在第三章介绍高层的HDL 工具例如Verilog 仿真工具Verilog-xl 第四章介绍电路图设计工具Composer 及电路模拟工具Analog Artist 第五章介绍自动布局布线Preview 和Silicon Ensemble 第六章介绍版图设计工具Virtuoso Layout Editor 和验证工具Dracula 和Diva 第七章将介绍Skill 语言的编程Cadence 使用手册第三章Verilog-XL 的介绍第二章Verilog-XL的介绍人们在进行电子设计时较常用的输入方法有两种一种为硬件描述语言一种为电路图输入随着ASIC 设计技术的发展以HDL 作为输入的设计方法已成为ASIC 设计的主流目前较常用的硬件描述语言有VHDL 和Verilog两种相对而言Verilog 在工业上用的较为平常故本小册子的讨论集中在Verilog 上作为EDA 设计的主流软件之一Cadence 提供了对Verilog 及VHDL 的强大支持尤其是Verilog,Cadence 很早就引入了Verilog,并为其开发了一整套工具而其中最出色的当数Verilog 的仿真工具Verilog-XL Verilog-XL 一直以其友好的用户界面及强大的功能而受到广大Verilog 用户的青睐本章将分五个方面一一对对其进行一个较为详尽的介绍3. 1 环境设置对于一般的Cadence 的用户而言可能不需要进行任何设置就可启动Verilog-XL 用户可输入下列命令看自己是否可访问Verilog-XL which verilog如果可以访问Verilog-XL,会有类似如下的反应/EDA04/cds97a/ tools/bin/verilog否则必须在.cshrc 中用set path 命令加入以上路径3.2 Verilog-XL 的启动Verilog-XL 的启动命令为verilog,它可以附带很多可选项下面是其各选项及其意义Valid host command options for verilog:-f read host command arguments from file-v specify library file-y specify library directory-c compile only-s enter interactive mode immediately-i input from command fileCadence 使用手册第三章Verilog-XL 的介绍-r restart from a saved data structure-l set log file name-k set key file name-u convert identifiers to upper case-t set full trace-q quiet-d decompile data structureSpecial behavioral performance options (if licensed):+turbo speed up behavioral simulation.+turbo+2 +turbo with second level optimizations.+turbo+3 +turbo+2 with third level optimizations.+listcounts generate code for maintaining information for $listcounts+no_turbo don't use a VXL-TURBO license.+noxl disable XL acceleration of gates in all modulesSpecial environment invocation options (if licensed):+gui invoke the verilog graphical environment下面是几个简单的使用示例在UNIX 提示符下输入这些命令即可启动Verilog-XLExample host commands to run VERILOG:verilog sio85.vverilog f1 f2 f3verilog -s sio85.vverilog -r save.dat -l run2.log -k run2.keyverilog -r save.dat -si commands.vicverilog -dqcr save.dat一般较常用的启动方法是verilog –s +gui –v libname –f scriptFile sourcefilename & 其中libname 为所使用的库的名字scriptFile 为用可选项编Cadence 使用手册第三章Verilog-XL 的介绍写的命令文件3.3 Verilog XL 的界面运行以上的启动命令后如果未发生什么错误就会弹出下图所示的用户界面这就是Verilog-XL 的SimControl 窗口,从该图形界面中可控制仿真的执行图3 1 Verilog-XL 的图形界面Verilog-XL 的图形界面主要有以下几个窗口1 SimControlSimControl 窗口是主要的仿真控制窗口当用带有gui 选项的verilog 命令启动Verilog-XL 时就会弹出这个窗口通过这个窗口用户可以显示设计的模块结构运行Verilog-XL 命令设置及显示断点强行给变量赋值等等通过这个窗口可以实现用户与仿真的交互从而达到对仿真的控制2 Navigator通过点击SimControl 窗口右上角的星形图标即可激活Navigator 窗口该窗口可用来图形化显示设计的层次设计中的实体及其变量3 Signal Flow BrowserCadence 使用手册第三章Verilog-XL 的介绍4 Watch Objects Window5 SimWaveSimWave 窗口可以用来显示已经选择并跟踪了的信号的波形3.4 Verilog-XL 的使用示例介绍了Verilog-XL 的启动和用户界面后下面我们将通过一个具体的实例来演示Verilog-XL 的使用在附录2 中有本示例所需的文件在本示例中将对一个SRAM 模块SRAM256X8.v 进行仿真在这个SRAM 模块中又包含了一个子模块ram_sy1s_8052.v 所调用的为TSMC 的0.35um 的库test_bench 为test_memory.v 在该test_bench 中首先对SRAM 进行写然后进行读下面按照一个简单的流程来对这个SRAM 进行模拟1 在UNIX 提示符下输入verilog -c -v tcb773s.v test_memory.v &来对源文件进行调试如果没有错误会显示0 Simulation events2 没有错误之后就可以启动Verilog-XL 的图形界面verilog –s +gui –v tcb773s.v test_memory.v &则会弹出如图3 2 所示的窗口3 跟踪自己所需要的波形信号4 按运行按钮或在命令行输入原点并回车即可运行按停止按钮即可停止停止后波形会自动更新Cadence 使用手册第三章Verilog-XL 的介绍图3 23.5 Verilog-XL 的有关帮助文件与Verilog-XL 有关的帮助文件主要有以下一些Verilog-XL ReferenceVerilog-XL User GuideVerilog-XL TutorialSimCompare User GuideSimWave User GuideVPI User Guide and Reference (formerly PLI 2.0)PLI 1.0 User Guide and ReferencePLI Application Note: Back Annotation and Delay CalculationPLI Application Note: Using the Value Change LinkLMC Hardware Modeling Interface Reference and User Guide Graphical Output for the Verilog Product Family Reference SDF Annotator User GuideCentral Delay Calculator Algorithm GuideCadence 使用手册第三章Verilog-XL 的介绍Timing Library Format ReferenceVerilog Language Sensitive Editor User Guide可通过如下顺序对这些文档进行访问Main menu->HDL Tools >Verilog-XLCadence 使用手册第四章电路图设计及电路模拟第四章电路图设计及电路模拟设计的输入除了可以用硬件描述语言如VHDL 及Verilog 外还可以用电路图输入在早期的ASIC 设计中电路图起着更为重要的作用作为流行的EDA 软件,Cadence 提供了一个优秀的电路图编辑工具Composer Composer 不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便读者能对这两种工具有一个初步的理解4.1 电路图设计工具ComposerComposer 是一种设计输入的工具逻辑或者电路设计工程师物理设计工程师甚至PCB 板设计工程师可以用它来支持自己的工作4.1.1 设置对于一般的Cadence 的用户而言可能不需要进行任何设置就可启动Composer 但有时必须设置快捷键否则所有的快捷键就会失灵给使用带来一些不便在设计时快捷键往往会有很大的作用此外在电路设计中可能需要用到一些符号库例如sample 库basic 库analogLib 库只需在cds.lib 文件中加入以下一段代码DEFINE basic ${CDS_INST_DIR}/tools/dfII/etc/cdslib/basicDEFINE sample${CDS_INST_DIR}/tools/dfII/samples/cdslib/sampleDEFINE analogLib/EDA04/cds97a/tools/dfII/etc/cdslib/artist/analogLibCadence 使用手册第四章电路图设计及电路模拟4.1.2 启动Composer 的启动很简单在启动Cadence 后从CIW 窗口中打开或新建一个单元的Schematic 视图就会自动启动Composer 的用户界面用户即可在其中放入单元及连线以构成电路图4.1.3 用户界面及使用方法图4 1 是Composer 的图形界面在该用户界面中大部分面积是右下角的显示区左边的图标是一些常用的工具读者可以自己启动Composer然后熟悉一下Composer 的用户界面下面将简单介绍一下电路图设计及符号Symbol 设计的简单流程图4 1 Composer 的用户界面图4 2 是编辑电路图的一般流程为1 首先用Component 命令调用符号库中的元件来添加元件如图的nand32 添加完所有的元件后就可以加入pin,可通过add 菜单中的pin 项来进行添加3 布线及标线名可通过wire 命令布线通过更改其属性标上线名Cadence 使用手册第四章电路图设计及电路模拟4 添加节点5 加注释6 加整体属性如一些自动布局布线属性图4 2 电路图设计的简单流程符号是用来代表元件的简单符号如反相器用一个三角形代替在Cadence 中当上层调用下层单元和进行上下级映射时通常调用其符号所以符号在电路设计中起着很重要的作用与启动Schematic Editor 类似通过在CIW 窗口中新建或打开一个单元的symbol 视图就可启动Symbol Editor 图4 3 是编辑符号的一般流程主要包括以下几步1 在编辑区加入一些基本的图形2 加入符号的pin3 加入连接基本图形与pin 的线4 加入符号的标记如inv5 加入选择外框6 加入文本注释7 更改整体属性Cadence 使用手册第四章电路图设计及电路模拟图4 3 符号设计的简单流程4.1.4 使用示例在openbook 中有一个关于Composer 的教程如果读者需要经常用到电路图本人建议你不妨去走一遍那个教程对你一定会有帮助的该教程可安如下顺序进行访问Main Menu-> IC Tools->Tutorials-> Composer4.1.5 相关在线帮助文档Composer: Design Entry help4.2 电路模拟工具Analog ArtistCadence 提供进行电路模拟的工具Analog Artist Anglog Artist 通过调用Hspice 进行电路模拟然后进行各种后续处理并显示结果4.2.1 设置在运行Analog Artist 之前必须在.cshrc 中设置以下语句setenv CDS_Netlisting_Mode Analog此外最好能从Cadence 的安装目录的Analog Artist 中拷贝与模拟器相应的初始化文件Cadence 使用手册第四章电路图设计及电路模拟4.2.2 启动Analog Artist 的启动方法有很多种可以从Composer 的Tools 菜单中执行也可以从CIW 的Tools 菜单中执行4.2.3 用户界面及使用方法图4 4 是Analog Artist 的用户界面关于具体的使用方法请参考openbook中的相应手册但有一点想提醒大家大家使用的licence 可能不允许使用Analog Artist 如果在微所使用Analog Artist 且用Hspice 为模拟器似乎激励文件用cdsspice 格式才可调通有兴趣的读者可以一试4.2.5 相关在线帮助文档与Analog artist 相关的在线文档有Analog Artist Simulation HelpCadence 使用手册第四章电路图设计及电路模拟Analog Artist Microwave Design HelpAnalog Artist Mixed-Signal Simulation HelpAnalog Artist Parametric Analysis HelpAnalog Artist Substrate Coupling Analysis (SCA) HelpAnalog Artist SKILL Functions ReferenceAnalog Expression Language ReferenceCadence SPICE ReferenceComponent Description Format User GuideFunctional Block Library ReferenceHSPICE/SPICE Interface and SPICE 2G.6 ReferenceSpectre ReferenceSpectre User GuideSpectreHDL ReferenceSpectreRF HelpSwitched Capacitor Design System HelpAnalog Artist Tutorial: Switched Capacitor DesignVerilog-A Reference通过顺序 Main Menu-> IC Tools->Analog and Mixed Signal Simulation 可以访问Cadence 使用手册第五章自动布局布线第五章自动布局布线5.1 Cadence 中的自动布局布线流程从第一章的ASIC 设计流程中可看到设计输入经过综合和优化后就该对所生成的门级网表进行自动布局布线自动布局布线是连接逻辑设计和物理设计之间的纽带在自动布局布线前必须进行布局规划floorplan ,在Cadence 中进行布局规划的工具为Preview 进行自动布局布线的引擎有四种Block Ensemble Cell Ensemble Gate Ensemble 和Silicon Ensemble 其中Block Ensemble 适用于宏单元的自动布局布线Cell Ensemble 适用于标准单元或标准单元与宏单元相混合的布局布线Gate Ensemble 适合于门阵列的布局布线Silicon Ensemble 主要用在标准单元的布局布线中将Preview 与四种引擎相结合可产生四种不同的自动布局布线环境和流程由于Silicon Ensemble(DSM)的功能很完全几乎可以完成所有复杂的自动布局布线的任务在考虑自动布局布线引擎时我们采用了Silicon Ensemble SRAM 编译器所生成的用于自动布局布线的端口模型为Silicon Ensemble 所要求的格式图5 1 为采用Preview 和Silicon Ensemble 进行自动布局布线的流程图该流程主要由以下几个主要步骤组成1 准备自动布局布线库在进行自动布局布线之前必须准备好相应的库该库中含有工艺数据自动布局布线用的库单元及显示信息库的格式必须为Design Framework II 的数据库格式可以由用户利用版图生成工具Virtuoso Layout Editor 设计产生也可以来自一个由芯片制造厂家和EDA 公司提供的LEF(Library Exchange Format)文件或者从GDSII 生成2 准备用来进行自动布局布线的网表用来进行布局布线的网表可以由硬件描述语言经过综合优化或由电路提取而来所有网表在进行自动布局布线前都必须首先生成对应的autoLayout 视图view3 用Preview 进行布局规划Cadence 使用手册第五章自动布局布线Preview 是 Cadence 的布局规划器它可以用来规划物理设计从而在自动布局布线前预估物理实现的影响在Cadence 中使用Preview 与自动布局布线引擎相结合来进行自动布局布线4 用Silicon Ensemble 进行自动布局布线5 对完成布局布线的版图进行验证生成的版图其连接性是否正确是否符合设计规则是否符合时序要求等等必须通过验证才能确定通过点击Verify&Report 菜单中的相应项可对版图进行连接性设计规则验证并可生成SDFStandard Delay Format 文件通过反标SDF 文件可对原来的门级网表进行仿真从而确定其功能和时序是否正确图5 1 用Preview 和Silicon Ensemble 进行自动布局布线的流程5.2 用AutoAbgen 进行自动布局布线库设计对于不同的自动布局布线引擎,对应的库的数据格式有所不同,用来生成库的工具也不同本SRAM 编译器选择Silicon Ensemble 作为布局布线引擎其对应的库生成工具为AutoAbgen AutoAbgen 可以用来生成与用户设计的版图或版图库所对应的Abstract(即用于自动布局布线的端口模型)可以用AutoAbgen 的AutoAbgen Flow Sequencer form 来生成Abstract 对于单个版图和LEF 文件对于整个物理库其基本流程如下Cadence 使用手册第五章自动布局布线(1) 首先在局部.cdsinit 中设置好AutoAbgen 运行的环境即在.cdsinit 中加入以下语句aabsInstallPath=“/tools/autoAbgen/etc/autoAbgen”load(buildstring(list(aabsInstallPath “aaicca.ile”) “/”))(2) 将AutoAbgen 的初始化文件.autoAbgen 拷入运行目录并用icfb&启动Cadence(3) 点击CIW 窗口中的AutoAbgen 菜单下的AutoAbgen Flow。

cadence教程

cadence教程

cadence教程Cadence 是一款流行的电路设计和仿真工具。

它广泛应用于电子工程领域,可以帮助工程师进行电路设计、布局、仿真和验证。

以下是一个简单的 Cadence 教程,帮助你快速入门使用该软件。

第一步: 下载和安装 Cadence首先,你需要从 Cadence 官方网站下载适用于你操作系统的Cadence 软件安装包。

在下载完成后,双击安装包文件并按照安装向导的指示进行安装。

第二步: 创建新项目打开 Cadence 软件后,你将看到一个初始界面。

点击“File”菜单,然后选择“New”来创建一个新的项目。

第三步: 添加电路元件在新项目中,你可以开始添加电路元件。

点击菜单栏上的“Library”按钮,然后选择“Add Library”来添加一个元件库。

接下来,使用菜单栏上的“Place”按钮来添加所需的电路元件。

第四步: 连接电路元件一旦添加了电路元件,你需要使用连线工具来连接它们。

点击菜单栏上的“Place Wire”按钮,然后将鼠标指针移到一个元件的引脚上。

点击引脚,然后按照电路的设计布局开始连接其他元件。

第五步: 设置仿真参数在完成电路布局后,你需要设置仿真参数。

点击菜单栏上的“Simulate”按钮,然后选择“Configure”来设置仿真器类型、仿真时间等参数。

第六步: 运行仿真设置完成后,你可以点击菜单栏上的“Simulate”按钮,然后选择“Run”来运行仿真。

仿真过程会模拟电路的运行情况,并生成相应的结果。

总结通过这个简单的 Cadence 教程,你了解了如何下载安装Cadence 软件、创建新项目、添加电路元件、连接元件、设置仿真参数和运行仿真。

掌握了这些基本操作后,你可以进一步学习和探索 Cadence 的更多功能和高级技巧。

祝你在使用Cadence 中取得成功!。

Cadence使用手册经典

Cadence使用手册经典
主窗口分为信息窗口 CIW、命令行以及主菜单。信息窗口会给出一些系统信息(如出 错信息,程序运行情况等)。在命令行中可以输入某些命令。如我们调用 Cadence 的命令 icfb 和一些其它命令,比较重要的有调出帮助文件的 openbook&等。
一.File 菜单 在 File 菜单下,主要的菜单项有 New、Open、Exit 等。在具体解释之前我们不妨先理 顺一下以下几个关系。library(库)的地位相当于文件夹,它用来存放一整个设计的所有数据, 像一些子单元(cell)以及子单元(cell)中的多种视图(view)。Cell(单元)可以是一个简 单的单元,像一个与非门,也可以是比较复杂的单元(由 symbol 搭建而成)。View 则包含 多种类型,常用的有 schamatic,symbol,layout,extracted,ivpcell 等等,他们各自代表什 么意思以后将会一一提到。 New 菜单项的子菜单下有 Library、Cellview 两项。Library 项打开 New Library 窗口, Cellview 项打开 Create New File 窗口,如图 1-2-1 和 1-2-2 所示。
i——在光标处插入正文; x——删除光标处的字符; :wq——存盘退出; 要记著一点,在插入态处,不能打入指令,必需先按〈Esc〉键,返回指令态。假若户不知 身处何态,也可以按〈Esc〉键,不管处于何态,都会返回指令态其它的一些命令请读者自己参 阅有关的书籍。
§ 1-2 建立可进行 SPICE 模拟的单元文件
icfb&↙(回车键),其中& 表示后台工作。Icfb 调出1-1-1Candence 主窗口 二.在 PC 机上使用 1)将 PC 机的颜色属性改为 256 色(这一步必须); 2)打开 Exceed 软件,一般选用 xstart 软件,以下是使用步骤: start method 选择 REXEC(TCP-IP) ,Programm 选择 Xwindow。Host 选择 10.13.71.32 或 10.13.71.33。host type 选择 sun。并点击后面的按钮,在弹出菜单中选择 command tool。 确认选择完毕后,点击 run! 3)在提示符 ZDASIC22> 下键入:setenv DISPLAY 本机 ip:0.0(回车) 4)在命令行中(提示符后,如:ZUEDA22>)键入以下命令

Cadence Allegro 中文简易手册说明书

Cadence Allegro 中文简易手册说明书

Cadence Allegro简易手册Allegro PCB Layout SystemLab Manual.CHAPTER 1 熟悉环境在开始前请将范例复制到您的工作路径下如:<在安装路径下>\share\pcb\selfstudy\user1 Æ c:\allegroclass\user1启动程序开始Æ程序集ÆCadenceÆPCB systemÆAllegro(电路板工具)开始Æ程序集ÆCadenceÆPCB systemÆPad Designer(焊点编辑)开启旧档选 FILE/OPEN 请开启 C:\AllegroClass\User1\Cds_Routed.brd档如果选了Change Dir 则会将现有路径C:\AllegroClass\User1变成你的内定工作路径认识你的工作窗口有指令区menu bar图标区icon ribbon控制盘control panel工作区design window状态区status window命令区console window.若想自定窗口位置customize 则选View-Customization / Display可设左侧control panel 所放的新位置为浮动式undocked贴左侧Docked_left贴右侧Docked_right(系统值)View / customization / toolbar 则设定控制图标区显示效果项目…显示缩放Zoom by Point Æ显示框选区以左键框二点Zoom fit Æ显示资料全区Zoom in Æ放大比例Zoom out Æ缩小比例Zoom world Æ显示整个工作区Zoom center Æ光标点为下个屏幕中心按Ctrl键配合按着的鼠标右键画w即可Zoom fit.若画Z即可Zoom in画面平移PAN1.利用方向键可平移2.三键鼠标则按中间键即可动态平移.若为二键鼠标则为右键+shift显示项目控制在右侧的控制盘中有visibility 项目来控制显出的对象打勾者代表要显示详细的设定则用指令Setup-color/Visibility而这些对象分成群组 Group级Class次级 Subclass在此可控制图层及各项目的显示与否,我们顺便试一下如何录script1选File-Script指令,键入文件名为colors(勿按Enter键),再点选Record记录2 选Color/Visibility指令,如果要全关选右上角的Global Visibility将值改为All Invisible确定后选套用Apply.这样会关所有显示项目3 选群组中的Components,找到Class里的Ref Des请把它底下的Assembly_top 方框勾选起来表示开启其显示4 选群组中的Geometry把它Board Geometry里的OUTLINE打开, 也把Package Geometry里的Assembly_top 打开5 选群组中的Stack-up,把TOP和BOTTOM的Pin.Via.DRC.Etch打开.而GND及VCC只开DRC.ANTI ETCH如果要设新颜色请在下方色盘Palette中选要用的新颜色,再将它点到要修改项目的色块上就可改过来了6 停止script录制选 File-Script-Stop.先前的层面及颜色设定都会被存在colors.scr中.此colors.scr是一个文字文件,可用一般的文字编辑程序或File-File Viewer加以编辑如果要测试script,请先用All Invisible全关所有显示,再到下方命令列中输入replay colors就会看到程序把先前的设定重跑一次,而显示也回来了标示亮度Highlight将特定对象标示亮度以图形效果显示其特异性如以要找一颗U3的零件为例:1先Zoom in2选标示亮度Display Æ Highlight或其图示3在右侧选高亮度的颜色4选Control panel 中的Find 页面5在Find by name 后net改成symbol (因为是找零件)6点Move键找到U3 (敲入U3 U* 按Tab键)按Apply OK7光标移至右下角全图显示区按右键选Find Next 即可将此对象显示于画面中央控制可被选取对象在编辑对象如:移动复制删除之前须选到所要的对象所以选取对象等的控制会影响后续的动作流程以移动U4的零件及移动U4零件名称RefDes为例1Zoom in到U4附近(在左上角)2选Edit Æ Move指令3选右侧的Find页面4在Find的页面中选全选ALL ON5点 U4的字符串部份你会看到U4会被抓到游标上而你正在移动U4这颗零件(因为symbol有被选取)6选右键中的OOP取消移动U4的动作7在Find页面中选全关ALL OFF 只选Text项目8再选U4字符串部份只有U4字符串被抓起像在调文字面的位置所以跟选择项目很有关系9取消检查数据项利用Display Æ Element 或其图标检查对象内容1先Zoom in2选Display Æ Element或图示3在Find中选ALL ON4随点选对象的不同会显示其相关的资料CHAPTER 2零件的整备本阶段要试建一颗14PIN DIP 零件零件的组成有焊点 PADSACK零件Package symbol每一个接脚PIN及孔Via皆视为一焊点PADSTACK如以60-38为例进入程序开始Æ程序集Æ cadence Æ PCB Systems Æ PAD Designer改种类为贯孔Through单位为mil精确值为1 (小数后1位)焊点在每一铜箔层皆要有一般点regular PAD梅花瓣Thermal-relief PAD挖开点Anti-PAD的三种效果1选Layer 页面2点选Begin Layer3在一般点项目设形状为Circle width为60height为604在梅花瓣设形状为circle值为80Flash项目为TR805在挖开点设形状为circle值为80由于其它层设定相仿可点左侧Bgn按右键copy复制6点internal 的左侧按右键选右键paste即可贴入不须重key in7以同样方法贴到END层8在SOLDERMASK_TOP层的Regular PAD设circle大小为709一样复制到SOLDERMASK_BOTTOM钻孔定义如果定为Through-Hole焊点须定孔径及钻孔符号在Drill Hole 项目中定Plate Type 为Plated (孔壁镀铜)孔径38. Drill symbol的Figure为钻孔符号效果Character为标示字符串Width height为符号的宽及高储存焊点选File Æ Save as 存到 C:\allegroclass \ user1 档名为 60C38d.PAD实体零件的建立建立实体零件的格式不同所以须进入零件建立模式下1File / New 在DRAWING NAME中敲入新零件名如DIP14并在DRAWING TYPE中选PACKAGE SYMBOL2设作图环境选SETUP – DRAWING SIZE在Move Origin项目中的XY各敲入5000使原点调整至适当位置3加入焊点选ADD PIN或其图示并右侧OPTION项目中敲入焊点60S38D后按Tab键状态列会显示出Using ‘ 60S38D.PAD’4光标移至状态列点选后敲入x 0 0会把第一接点放到原点 00的位置上(x须为小写)窗口缩放到PIN1附近5在右侧OPTION中改焊点为60C38D后按Tab键在Y的Qty项目中输入6 6在状态列输x 0 100则会放入向下距100mil的27接点7把Y项目的Qty改7个次序order改up8状态列输入x 300 –600会放入第8PIN到14PIN之焊点但是其脚号仍位于焊点左侧可按右键之OOP取消9将OPTION中的OFFSET值由-100改为100 (表右边100mil处)于状态列输入x 300 -60010完成按右键中的DONE文字面绘制 SILKSCREEN要调整格点大小时请以SETUP /GRIDS将NON-ETCH的X Y值键入25表文字面绘制格点为251选ADD/LINE2将右侧OPTION选为Package Geometry下的SILKSCREEN_TOP设画线角度等3画上文字面的矩形框组装外型绘制Assembly outline (可省略)同文字面之动作但层面为Package Geometry下的Assembly-Top设文字面之零件名称及零件号1选Layout_Label Æ Ref Des或其图示2图面为 refDes下的Assembly_Top3点选放零件名称的好位置(须在Assembly outline中)4键入名称如U* (请先注意右侧的字体基准点角度)5选Layout_Label中Æ Device6选适当的位置后键入 dev type后按右键的DONE绘制零件限制区Package boundary (可省略自动抓)定义零件高度(需要有Package boundary才可定义)1Setup-Area-Package Boundry Height层面为Package Geometry下的Place_Bound_Top2点先前建的Package Boundry 区域3输入高度值如180若没设则以Drawing option下的symbol Height为其内定高度值存零件文件(两者都要存)1选File Æ Create Symbol存成可放到PCB上的.PSM檔2选File Æ SAVE存成供以后修改的图形.DRA檔以自动程序建零件利用Symbol Wizard填入参数自动建零件1、File /New后在Drawing Name键入名称如dip16在Drawing type选PackageSymbol [Wizard] 后选OK2选Package Type为dip后点Next (选零件包装)3套用CADENDCE规划选Default Cadence Supplied template套用其它零件则选Custom template后选.Dra档套入后选Next4设定使用的公英制准确位数及名称前字符串prefix5依不同零件外形设定其参数如脚数Number of Pins脚距LeadPitch行距Terminal row spacing文字面的宽及长Width&Length)6选套用的焊点(一般焊点及第一脚)7定零件原点为中心center of body或第一脚pin1 of symbol及是否另存.PSM檔8选Finish 即OKCHAPTER 3板框绘制板框在Allegro中属于特殊的Mechanical Symbol板框为电路板的外形尺寸,其来源可由手工绘入.,键坐标输入画成.如果有Option 接口的话可由AUTOCAD转入DXF或Pro-Engineer的IDF.键坐标画图框1选File一New,在檔名Drawing Name中敲入如cds_outline.请注意格式务必改成Mechanical Symbol后按OK2设绘图区选Setup一Drawing Size.将图区Size设成A.并把DRAW Extent改设成Left X与Lower Y在设原点偏移量.Width 与Height设工作区大小设工作格点选Setup一Grids.将Non-Etch的格点设为25后按OK画板框选Add一Line.注意层面须改成BOARD GEOMETRY/OUTLINE.请输入x 0 200iy 2300ix 4000iy –2300ix –100iy –200ix –3700iy 200x 0 200 完毕按右键下的Done定工具孔Tooling Hole选指令Add Pin在右侧的Padstack中输入hole109再按Tab键.请在命令列输入x 100 300x 100 2400x 3900 2400 完毕按Done 结束标尺寸Dimension利用Dimension linear指令,层面会自跳到BOARD GEOMETRY下的DIMENSION.点选被测线段就可拖出其尺寸标注线放上.倒角Chamfer如果画的板框有直角要倒角,可用指令Edit一Chamfer.在右侧Options中TrimSegment的First栏设50.表示未倒角的两边线段长为50mil.试着点要倒角的第一段线,再点它的垂直线,就可做出倒角效果来设走线及摆零件区1先Zoom in到图框的左下角,2选Setup一Area一Route Keepin(走线区)在板框内的50mil(二个格点)内画出其布线限制区.(会在ROUTE KEEPIN下的ALL.)3选Setup一Area一Package Keepin(摆零件)画出相同的限制区设禁止摆零件及走线区选Setup一Area一Route Keepout(走线)画上不能走线的范围,其显示为一填满区.试画过后请Edit一Delete删除(在Find中要勾Shape),否则稍后可布线区域可能不够.其它如ViaKeepout则为禁打贯孔区存板框檔1选File一Create Symbol设入档名如cds_outline后选Save会存成cds_outline.bsm的Board Symbol 檔.2再选File一Save存成cds_outline.dra的图形文件.建立环境档Master Design File (.brd)环境档通常是只先放入板框而未含有逻辑数据的作图文件.利用它把大家讨论过认证的Geometry先设好的存在图档上.达到统一作图环境的目的.当成公司内的标准档.1选File一New,在檔名Drawing Name中敲入如cds_master.请注意格式为Layout 后按OK2设绘图区选Setup一Drawing Size.将图区Size设成B.,小数后位数Accuracy设成2.并把DRAW Extent的Left X设成-5000 ,Lower Y设成-5000完成按OK3放入板框零件,选Place一By Symbol一Mechanical,先点Library键才会列出各Mechanical Symbol,选先前建的cds_outline后按OK键准备放到图上4在命令列敲入x 0 0 ,放到图上(0,0)点.完毕按Done加图框Format Symbols如果要加上图框或其它注意事项宣告1Place一By Symbol 一Format, 先点Library键使列出各Format Symbol.如果点选Asizeh.表示要挂上A Size 横向的图框2利用光标把图框放至工作区上(请并确定板框数据含于图框范围内)3按右键选Next选到Note这个Symbol4请放在图框内板框外的适当区域中预放零件如果有特定的零件位置或固定的某几颗零件如connector.switch.等等.可以先摆到板上1选Place一By Symbol一Package.点Library使列出各实体零件.请选其中的conn140后按OK2在命令列输入x 3775 -200后按Done摆到图上设颜色1进到Color/Visibility中设定显示项目或其颜色.如果先前已存有Script 文件请Replay控制图形效果,请在命令列输入 replay colors层数设定Cross SectionAllegro内定的板层为二层板(指二个电气层).您如果是多层板则必须先宣告其层面结构.如层数.材质.用途.Subclass name.正负底片效果等.而其材质的种类及特性定义在<cds ins dir>/share/pcb/text/materials.dat檔中1选Setup一Cross Section点FR-4层名左侧的Edit后选Insert新增,则在原层之上会加入一个新的FR-4层.请总共新加入8层,因为我们待会要宣告此板为六层板,加上五层FR-4介质层及二层原有的空气层全部为13层.2点选第二个FR-4层准备把改设为内层的GND.请点其材质Material项目改设为铜箔Copper,将层面特性Layer Type改选成Plane,而Etch Subclass name取名成GND.最后把其底片效果由念Positive改为Negative表示此层为负片.3最后设定完成如下.表示此板为47.2mil厚的六层板.如果要删层则点选那一层其左侧的Edit键后按右键选删除Delete即可存环境档宣告完毕要存成环境档,请用File-Save As另存新档设入档名为cds_master1.brd 存入.通常Allegro的环境档可统一放在<course inst dir>/allegro/project1/worklib/esdesign/physical路径下CHAPTER 4加载联机关系与设定规范载入联机关系Load the Netlist联机关后档是一个由线路图程序所产生的文字文件netlist目的在交代零件(外型名称)及联机关系(接点及讯号名).要是零件需要作功能互换(gate swap或pin swap)则需另定零件宣告文件device file.如果有同类型但不同名零件可用对应文件map file宣告其对应不需每颗皆定义.以ORCAD为例,再执行完ERC电器检查后.即可执行其Tools-Netlist将线路图档转出联机关系档,其格式请选用others页面里的Allegro.就可把整份图转成一个联机档 .net或.txt零件若是在布线时会做swap的联机交换则须为零件定义其Device file 以宣告其零件之脚数闸数等到时:7400会对应7400.TXT套入宣告如果二者名称不同可以devices.map档宣告其对应性.以下devices.map为例零件7400会对应到74abcd.txt的device檔而非7400.txt如果要零件宣告文件device file,新版的ORCAD 9.x可用指令Accessories-Allergo Netlist自动产生各零件的device file.不需手动以文字编辑程序逐一编写载入联机 Import Logic1. 选File/Import Logic定来源格式Logic Type为Third party.2. 来源档案 Import From 点选后再选Browse键选文字联机文件的3rdparty.txt.3. 是否替换新零件Replace changed component.设Always4. 是否允许拆原有布线Allow etch removed during eco依情况而定5. 设定转联机关系时取代原图上的逻辑数据supersede All logical.6. 要加载联机成为电路板文件选加载Import.设计规范Allegro的设计规范是在定义设计过程中的条件限制,这些条件的设定是用来作为设计时安全检查的标准.例如我们可以定义层数,各层的规范,特殊讯号的限制条件如线宽间距打贯孔数,或特定区域条件等等,以配合电器或机构考量.而且宣告过的规范存在图档上,可避免以后布线时因考量因素众多而疏漏所造成需重修的情况.设定内定设计规则内定设计规则是给图文件中未经特定宣告的任意讯号(一般线)所套用进入Setup-Constraints请点选内定标准值Default Value设定其线到线,线到点,点到点,线宽,套用的贯孔等设定其它的设计规则在一份图档上有些特殊的线有其不同的规则相对于先前定的内定标准值如CLOCK讯号它的间距如为10 mil不同于先前内定的 5 mil.其步骤为定RULE SET请点选SPACING RULE SET下的SET V ALUE.在DELETE后的空白处输入 10 MIL SPACE后点选加入键加入新的RULE SET.随后输入其各间距的值再按OK键确定宣告相关讯号选ATTACH PROPERTY -NET,选右侧的FIND点选下方的FIND BY NAME切换成NET后再输入CLK2.程序跳出其PROPERTY画面请选NET-SPACING-TYPE, 在其V ALUE中输入其组别名称如CLOCK后按APPLY确定讯号套上RULE SET选在SPACING RULE SET中的ASSIGMENT TABLE设定各个RULE SET之间的规范如CLOCK与NO_TYPE指先前订的CLOCK(本例中只有CLK2)与一般讯号NO_TYPE所套用的间距值为10 MIL SPACE设定实体规范在实体规范PHYSICAL RULE SET中选其SET V ALUE键,在DELETE后的空白处输入10 MIL LINE 后点选加入ADD键,建立新的PHYSICAL SET.随后输入其允许最小线宽MIN LINE WIDTH,缩线后最小线宽,最大线宽,是否形走线,套用的贯孔焊点为何等等.,结束按宣告相关讯号选ATTACH PROPERTY-NET,选右侧的FIND点选下方的FIND BY NAME切换成NET后再输入REF.程序跳出其PROPERTY画面请选NET-PHYSICAL_TYPE在其V ALUE中输入其组别名称如ANALOG后按APPLY确定讯号套上RULE SET选在PHYSICAL RULE SET中的ASSIGMENT TABLE套上各个RULE SET的规范如把ANALOG套上先前订的10 MIL LINE,NO_TYPE指一般讯号请套上DEFAULT.第二项为AREA是当有设定特定区域AREA时才有对应的新值可输入STUB LENGTH,允许最多贯孔数MAX VIA等等而AREA则是以特定区域的方式来宣告其特别的设定值如线宽间距等设计规范存盘我们可将前面所设好的规范存成一个技术文件TECH FILE,请选指令FILE-EXPORT-TECHFILE设好文件名再按执行RUN键即可产生下次开新文件时层面只有二层,也没有特殊线宽或间距等设定,这时你可以加载技术档..这样这些设定即不须重设只须要把新讯号重新指定其对应的规则就可了查属性要检查己订属性可用1选EDIT-PROPERTIES配合右侧FIND2 选DISPLAY-PROPERTIES指令后选要查询的值如NET_SPACING_TYPE,再于V ALUE栏输入查询值如 * 表示任意即可查到先前订的CLOCK.在您绘图的过程中Allegro会以先前订的规范持续的检查你的图档当它有违规时则会有DRC的标记在上面.而这个蝴蝶形的标记的两边各有一个英文字母代表它检查的数据种类如L表线段LINE,.V表VIA,P表PAD等等,使我们能很快的知道错误在那儿而侦测到的错误项目又是什么数据间的状况可以马上加以改正.您也可以用SHOW ELEMENT的指令来查看更详细的结果Chaper 5摆放零件在建完零件,传入联机关系,订好规则之后紧接着的就是零件的摆放动作在图示中通常已经挂上了一些有关摆放零件的图标而这些图标就如同指令PLACE下的各个摆放功能请开启位于c:\\allegroclass\user1\ 底下的constrainted.brd手动编名因为置于板上的金手指尚未命名所以我们必须手动的帮它编名请选Logic-Assign RefDes并点选右侧Options下方的RefDes字段中输入J1 点选金手指则会把这颗零件命名为J1设定摆放格点设摆放零件时移动零件的距离请选Setup-Grid下的Non-Etch将其Spacing X:值输入50,Y:值输入50.要不要显示格点则设定左上角的GRID ON以零件名称摆放Placed By RefDes一般摆零件时习惯边看线路图边摆零件,所以我们须将相关的零件逐一叫出这样就会用到此功能请选Place By RefDes指令敲入零件名U5后按OK就可抓出U5到图上准备摆入.如果想要旋转,请按鼠标右键选择Rotate这时零件上就会跑出一根控制杆到光标位置利用鼠标转动即可控制其旋转角度.按左键可停止旋转.移动到要摆的中下图区后按右键选Done放置如果摆上的零件看起来是一个填满的大方块是因为开启了它的限制区.想关闭请至Display-Color/Visibility把Package Geometry/Place_Bound_Top项目勾勾去掉除了此种方法外如果新摆入的零件都须转一个特定角度的话可到Setup-Draw Options选其中的SYMBOL把Angle字段输入或改选成90再点OK键试着抓U7进来摆,你可看到它己是旋转了90度等着您摆入移动零件如果已摆入零件其位置须要挪移请选Edit一Move后再到右侧的Find项中全关只留Symbols.请点选要移动的零件(最好点它的名称字符串)零件就会被抓到光标上,待移到新位置后,点右键按Done即完成移动一群零件同样以Edit一Move指令以鼠标左键框出一个区域,框住要一齐挪移的零件(如果要放弃框选范围可选右键下的Oops).再以左键定其基准点就可一齐移动到时再以右键下的Done确定.再框选时请勿框到 Board Outline,Keepins,keepouts的Board Symbol资料.其它摆放的动作有Place一Component一ICs 摆IC类零件Place一Component一IOs 摆输出入类零件Place一Component一Discrete 摆附属小零件Place一Component一ALL 摆所有零件联机互换的动作有Place一Swap一Component 零件位置互换Place一Swap一Functions 闸联机互换(需有device宣告)Place一Swap一pins 接点联机互换(需有device宣告)联机显示控制联机指点到点间用来表示其电气接续性的表示线.我们会依不同需求开关某些零件或讯号的显示效果来达到评估布线策略的目的显示(关闭)所有联机Display一Show(Blank) Rats一All显示(关闭)单颗零件Display一Show(Blank) Rats一Component显示(关闭)单条联机Display一Show(Blank) Rats一Net产生摆放零件报表您可以产生一份摆放零件报表它可列出图中已摆放及未摆放之零件数据您在摆完零件后可用它来再确认是否有漏网之鱼尚未摆入HAPTER 6 布线布线相关指令设定布线格点随着不同的布线须求.您可为不同层设定不同的布线格点或是设定所谓的不等距格点如8 9 8这样的工作格点.指令为Setup一Grids设定格点,其中左上角的Grids On 为设定是否显示格点.Non-Etch为非电气层格点如摆零件.All Etch为所有电气层之走线格点.Top….为各电气层之走线格点值在布线时我们必须在右侧的Options中设定布线的工作层Act及代换层Alt在走线时首先走在工作层上如果要换层只须连续点二下左键(双击)则您的工作层及代换层会自动互换并打上贯孔试走第一条线1请先关闭所有联机显示,然后选Display一Show Rats一Net按鼠标右键选其中的Net Name输入 clk2使只开此讯号的显示效果2 Zoom in到U15 选择布线图示或Route一Connect将右侧的Options中的Act 层设为Top,Alt层设为IS3,线的角度设45度线宽设5,布线效果RouteType设手动布线Manual.3 试着点线开始布线,一开始走出时是在正面ToP层,如果觉得走得不好请用右键按OoP取消删除布线如果不满意先前所走的布线结果可以用Delete指令予以删除但是请配合右侧Options或Find的选项让使用上更加的便利1.全线删除请选择删除示或指令Edit一Delete在Find下请先选ALL OFF再开Clines请点CLK2的布线,此线会全部高亮请再按右键下的Done就会把它删掉(请救回此线以执行以试作底下其它动作)2.线段删除如果要删掉的只是某些线段非整条布线,请在右侧的下Find关所有项目只留ClineSegs同样点CLK2你会只看到此线段高亮,如果点其它线段则先前的线段即消失被删除了3.二点间线段删除如果要删掉的只是某些线段内的一小段,选Edit一Delete按右键下的Cut,点要删掉线段内的第一点(线段变亮)再点第二点,则剩此区间高亮可删除.布线效果Routing Type在走线的过程中我们有三种效果可以选择,分别是手动布线Manual,循迹布线To Cursor,结点布线To Pick1.手动布线Manual--------在前一光标位置与目前的光标位置间显示出走线’不会自动闪其中的障碍但推线效果明显2.循迹布线To Cursor-----随游标带出布线的走向,可动态的看出将布线的效果,会自动的闪避其中的障碍3.结点布线To Pick--------前后光标点间无法看到动态的布线轨迹,但是会自动闪线且速度比较快走线的过程中按鼠标右键会出现一些选项Done =>布线停止,回到空-状态IdleOops =>取消前线段动作Cancel =>取消前指令Next =>布线暂停,改走其它线Temp Group =>宣告走bus线讯号Complete =>结束bus线讯号选入动作Reject =>放弃现有选取,可改选其它Add Via =>打贯孔Finish =>以同层自动走完未布线段Snap Rat T =>移动讯号T点位置Neck =>窄线布线,须依Physical Rule Set宣告New Target =>改定同讯号的目的点(布线终点)No Target =>尾段讯号不显示Swap Layer =>走线换层(Act层换到Alt层) Toggle =>出线角度切换(先直再斜或先斜再直)打贯孔贯孔是用来导通层到层之间的讯号关系,贯孔必须有焊点的特性在布线的过程若加入贯孔则其工作层与代换层就会自动切换走到对应的布线层面.动作为连续点二下左键(双击)或选右键里的Add Via.移线利用移线指令SLIDE可移动先前所布的线段.你只需要选好指令后用左键点选要移动的线段即可动态的移动此线段,而与此线段相连的线段效果也会自动调整保持整体的完整性1请开启档案CDS_ROUTED.BRD稍为Zoom in到局部区域上.请选图标区上的移线图示或ROUTE一SLIDE2在右侧的Find项目中全清只留Via及Segment3以左键点选线段移动看看,也以左键定其新的落点4可以试着改变调整右边设定如角度CORNER或最大斜线长度Max 45 Len看看它的效果修端点VERTEX要挪动,新增,重迭,删除(选右键下的DELETE VERTEX),请利用EDIT-VERTEX或按F7键.即可修整端点自动整线有Route-Custom Smooth或Route-Gloss可执行SPECCTRA自动布线当您执行ROUTE一SPECCTRA-Auto儿时Allegro会发起SPECCTRA的自动布线程序并建立一个同档名的.dsn檔.在自动布线结束后SPECCTRA会产生一个.ses檔在回到Allegro时转入成已布线档SPECCTRA手动布线执行ROUTE一SPECCTRA-Interactive,可转档到Specctra并以其EditRoute作手动布线产生未布线报表在布线完毕后.我们如果要确定定否有未布线点仍然存在.可以执行TOOLS一Reports选输出的资料为Unconnected pins再点Run键就会产生此报表加以查核CHAPTER 7 内层及铺铜如果您的设计超过二层,那么您就须要设定其内层铜箔的效果包括它的铺铜箔效果,所带的讯号名,避开的间距,内层切割等等的问题通常铜箔分二种,正片铜及负片铜.正片铜显示的是含铜的部分,也就是黑的部分以后就是铜箔.在Allegro中的正片铜您可以看到它所挖开的开孔void 及所接的梅花瓣Thermal 它的缺点是一但铜箔的接续性更改如移零件或贯孔.则铜箔须要重铺以重新连结正确的梅花瓣及挖开不同讯号点负片铜显示的是以后要挖掉铜的部分,反而是白色的部分以后才会有铺铜在Allegro中负片铜只是显示一些点在内层上面.随着所设定的讯号.程序会自动判定那些点该是要改成内层要接的Thermal Relief定义效果,那些不接的点其内层必须是挖开的Anti-Pad定义.Allegro并不会把那些焊点挂在层面上.好处是零件或是贯孔可随意移动不须重铺重算.只有在他产生底片输出时才会将焊点数据并入处理.而它的缺点是您无法在图上即看到真实的底片效果.(尤其是梅花瓣)宣告内层负片铜l.Add一Shape一Solid Fill画内层铺铜范围2.Edit一Change Net(Pick)宣告铜箔的讯号名3.Shape一Fill填铜箔1请开cds_routed.brd檔.设定Setup一Drawing Options在Display项目中勾选Thermal Pads(显示梅花瓣) 及Filled Pads and Cline Endcaps(填满式显示)选项2 选Display一Color/Visibility把Group项目改成Stack再把底下的Etch项全关只留VCC层.其它项的PIN与VIA也是只留VCC后跳出3选Add一Shape一Solid Fill在右侧设Etch及VCC层,在板内的走线区范围内Route Keepin画一个Polygon画完按右键Done结束4宣告内层讯号选Edit一Change Net(Name)在列表中选VCC后跳出5填铜箔.选Shape一Fill这样会灌满并显示出Thermal Pad(单线)及AntiPad的效果宣告内层正片铜l.Add一Shape一Solid Fill画内层铺铜范围2.Edit一Change Net(Pick)宣告铜箔的讯号名3Shape一Parameter设定自动挖开铜箔的效果4V oid一Auto执自动清铜动作(讯号不同者挖开,相同者挖开后架上桥接花辫)5Shape一Fill填满铜箔效果1 选Display一Color/Visibility把Group项目改成Stack再把底下的Etch项全关只留GND层.其它项的PIN与VIA也是只留GND后跳出2选Add一Shape一Solid Fill在右侧设Etch及GND层,在板内的走线区范围内Route Keepin画一个Polygon画完按右键Done结束3宣告内层讯号选Edit一Change Net(Name)在列表中选GND后跳出4选Shape一Parameters设定挖开的项目,间距值,效果等参数5选V oid一Auto在跑了几秒后可看到铜箔该接的变成正片的梅花瓣.不该接的自动避开挖空。

cadence使用方法

cadence使用方法

cadence使用方法一焊盘制作1. smt焊盘1)所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选single ,internal layer 选option,Unit 选毫米或mi l;3)layer 选项中设置焊盘:选Begin layer→regular pad 设置焊盘形状和大小;thermal relief 和anti pad 选NULL;4)取名SAVE as存盘。

2.通孔焊盘1)所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选through,internal layer 选option,Unit 选毫米或mi l;设置焊盘钻孔大小,焊盘字符(可不设);3)layer 选项中设置焊盘:选Begin layer→regular pad 设置焊盘形状和大小;thermal relief 和anti pad 比焊盘大0.8或1mm,同样设置end layer(底层),soldermask_top、soldermask_bottom设置比焊盘大0.15mm,paste_top、paste_bottom设置成与焊盘一样大。

4)取名save as存盘。

二封装制作1.所有程序→cadence SPB15.7→pcb editor→Allegro PCB designe XL;2.File→new,弹出New Drawing对话框,输入文件名,在Drawing type中选Package symbol→OK;3.设置绘画尺寸:Setup→drawing size ,分别设置类型、单位、左下角座标、绘图区宽、高→OK;4. 设置栅格:setup grid,将所有层栅格设为0.0254或1mil→OK;5. Layout→pins ,Options中选connect,选定焊盘、设置重复放置形式;6. 重复放置所有焊盘;7.放置元件边界区,用于DRC检查(通常与元器件一样大,与其外形丝印一样大):Add→Rectange,右边Option中选Package geometry和place bound_top,绘制边界(此项可以不做);8.添加零件外框(集成电路再增加1脚标识):Add→line ,选package geometry和silkscreen_top选项,在line width文本框中输入线的粗度;同样方法在Assembly_top 层添加同样图形(可不用);9.增加Ref Des层零件标号:Layout→Labels→Refdes,打开Option选项,选择Silkscreen_Top,单击1脚附近,输入标号如U*,D*,R*之类,同样方法在Assembly_top层添加同样图形;10.取名save as存盘。

手册大全--candence使用手册仿真分册

手册大全--candence使用手册仿真分册

Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。

进行仿真工作需要有很多方面的知识,须对高速设计的理论有较全面的认识,并对具体的单板原理有一定的了解,还需具备仿真库的相关知识等。

在这个分册中仅对仿真软件的使用进行较详细的阐述,还介绍高速设计的一些相关理论,仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。

其他知识,如仿真库的知识、约束管理器等请参阅专门的使用手册。

在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义,并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。

1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡,PCB的走线和板层特性对系统电气性能的影响也越发显著。

对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。

当频率超过 50MHz时,PCB走线则必须以传输线考虑,而在评定系统性能时也必须考虑 PCB 板材的电参数影响。

当系统时钟频率达到120MHz及更高时,就只能使用高速电路设计方法,否则基于传统方法设计的PCB将无法工作。

因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段,只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。

高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。

通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路占整个电子系统的一定份量(比如说1/3),就称为高速电路。

实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。

因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应,见图1-1所示。

cadence入门指导

cadence入门指导

Cadence基本操作--Carfic文介绍C adence软件的入门学习,原理图的创建过程,本教程适合与初学着,讲得尽量的详细和简单,按照给出的步骤可以完全的从头到尾走一遍,本教程以最简单的共源放大器为例。

打开终端,进入文件夹目录,输入icfb &或者virtuoso&启动软件。

1.原理图绘制1.点击Tools的Library Manager,如图1图12.下一步,建立新的库File-New-Library,在name处取新库的名字(图2),并关联相应的工艺库,这次关联的工艺库是tsmc18rf(见图3,4)。

图2图3 图43.接下来在,新建库(CS)下面建立原理图,在manager中点击新建的库,再点击File-New-Cell View,并取名字,此处仍取名cs(图5)。

出现原理图(图6)图5 图6接下来可以进行原理图绘制,首先介绍几个快捷键:F:调节界面至最全最合适模式M:移动器件I:加入器件Q:调整器件参数W:连线C:复制器件R:旋转器件,在移动,复制和加器件的时候可以使用X:保存电路并且检查是否有error和warningL:给线标注名字,名字相同即相连,尽量不要取关键字的名字,如vdd!,gnd!等P:加pin脚,在做symbol的时候使用,pin的名字和线的名字一样的时候,默认相连接。

E:进入symbol下一层电路shift+M:移动器件不会影响线shift+W:粗线shift+R:镜像器件ctrl + E:返回上一层电路图4.第一步,先按I(图7),再选择tsmc18rf库,在cell找nmos2v(在此工艺下的器件名,有些工艺是nch),并在view选择symbol,即可添加(图8)。

图7图8同样,可以加入此工艺库下的pmos,电阻和电容等,在简单仿真的时候,除晶体管外的元件(电压源,电流源)可以使用虚拟模拟元件,都在在analogLib下面。

以添加DC电压源步骤为例,按I,再选择analogLib库,在cell中找到vdc,并在view选择symbol(图9)。

cadence使用方法

cadence使用方法

cadence使用方法Cadence 是一种流行的电子设计自动化(EDA)工具,用于VLSI(Very Large Scale Integration)设计和仿真。

它由美国卡内基梅隆大学的Circuit Design Group开发,是IC设计工程师广泛使用的一种工具。

Cadence 提供了一整套的工具,包括电路设计、物理布局、封装设计以及信号完整性仿真等。

1.工程设置:在开始之前,你需要设置你的工程。

这包括指定设计库和工作目录。

你可以在Cadence的命令行界面输入"set"命令,设置Cadence工程的相关参数。

2.电路设计:在Cadence中,你可以使用Virtuoso Schematic Editor或者Silicon Ensemble Schematic Editor进行电路设计。

你可以从菜单中选择相应的元件,然后将它们拖放到画布上,并连接它们。

你还可以设置元件的参数和属性。

3.电路仿真:完成电路设计后,你可以使用Spectre或者HSPICE等仿真工具来验证你的设计。

你需要定义相应的仿真参数,如仿真器类型、仿真时间等。

Cadence还提供了仿真结果的分析和波形显示,以便你评估电路的性能和稳定性。

4.物理布局:5.物理验证:完成物理布局后,你需要进行物理验证,以确保设计的可制造性和可靠性。

Cadence提供了Innovus和Tempus等工具,用于进行电压引脚冲突检查、信号完整性分析和时序分析等。

这些工具可以帮助你发现潜在的物理问题,并提供相应的解决方案。

6.封装设计:在完成物理验证后,你需要设计封装。

Cadence提供了封装设计工具,如Allegro Package Designer。

你可以定义芯片的引脚布局和间距规则,并生成封装文件。

7.电路板设计:当你完成芯片设计后,你可能需要进行电路板设计。

Cadence提供了Allegro PCB Designer等工具,用于进行电路板布局和连线。

Cadence中文简明手册

Cadence中文简明手册

CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)1、使用V IRTUSO/D IV A/D RACULA之前的准备 (2)1.1、要找一台装有工具IC的计算机 (2)1.2、要能连接到该计算机上 (2)2、工具IC的软件环境配置 (3)2.1、创建工具IC的启动目录,即工作目录。

(3)2.3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)2.4、在工作目录下创建工艺库文件 (3)2.5、启动工具IC,命令为icfb& (3)2.6、配置工艺库路径 (4)2.7、添加工艺提供的一些辅助库............................................................ 错误!未定义书签。

2.8、添加Multipart Path ........................................................................... 错误!未定义书签。

2.9、安装PCELL ....................................................................................... 错误!未定义书签。

3、开始一个新的设计---编辑电路图与版图 (5)3.1、新建一个设计库 (5)3.2、Attach库 (6)3.3、创建新设计 (6)3.4、编辑电路图 (7)3.5 编辑版图 (8)3.6 可以根据习惯改变版图的层次显示特性 (9)3.7、完成版图编辑之后先保存再退出 (10)4版图的DRC检查 (10)4.1、基于Diva的方式 (10)4.2、基于Dracula的方式 (10)5、LVS (12)5.1、准备版图的GDS文件 (12)5.2、准备电路网表 (12)5.3、用LOGLVS转换电路网表成LVS要求格式 (14)5.4、修改lvs的命令文件 (14)5.6、运行dracula来生成lvs任务的可执行文件 (14)5.7、在控制台下,运行文件 (14)5.8、查看错误 (14)5.9、修改 (15)6、PAD相关 (15)6.1、准备pad库 (15)6.2、导入pad版图的GDS文件 (15)6.3、更新gds和cdl (16)6.4、修改cdl (16)7、一些小经验 (17)8、附件清单 (18)9、后记 (18)Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册(以上华0.6um DPDM工艺设计库为例)Cadence 是一套功能强大的EDA软件,包含有诸如IC、SE等常用芯片设计工具。

cadence使用教程

cadence使用教程

p+ implant
Thin oxide
contact
Metal1
n+ implant poly
PMOS layout view
n-well
p+ implant
n+ implant
12
Start schematic
一. 建立 Schematc view:跟建立 layout view 方法一樣(請參考 Start Cadence 的第 五大點的第二小點),先點選要 LM 視窗預定的 library,再點選 LM 視窗的 File→New→Cell view,按 OK 之後,即可建立 Schematic View
1.數字應該是 4.4.5 2.若不是 4.4.5,代表使用到舊版 的 cadence 了,請從第一點重新 開始
CIW(command Interpreter window)
三.點選在 CIW 視窗的上面工具列 Tools→Library Manager, 會出現 LM 視窗 LM(Library Manager)
1. 桌面改為 1024*768*256 色 2. 執行 xwin 程式 3. Netterm telnet 140.116.164.112~141 (CIC 電腦教室) 4. e2486***@eesol08:~> who
e2486*** pts/2 Dec 28 11:43 (.tw) 5. e2486***@eesol08:~> setenv DISPLAY .tw:0.0 6. 完成上述五個步驟後,Start Cadence 的方法,請參閱使用手冊第六頁。
10
四.當在畫的途中,可以使用 on-line drc(DIVA)來檢查是否違反 design rule 1. 點選 Layout 視窗上面的指令 Verify→DRC 2. 出現 DRC 視窗

cadence 教程

cadence 教程

cadence 教程Cadence 是一种电子设计自动化工具,常用于模拟、验证和布局设计。

它可以帮助工程师在各种电子系统中设计和验证电路,从而提高电路设计的效率和可靠性。

下面将介绍一些 Cadence 的基本使用方法和技巧。

1. 创建新项目要使用 Cadence,首先需要创建一个新项目。

可以通过菜单栏上的"File" -> "New"来创建新项目。

然后输入项目名称、路径等信息,并选择适当的项目类型。

2. 添加电路在 Cadence 中,可以通过绘制电路原理图来添加电路。

可以使用"Create Schematic"工具来创建新的电路原理图。

在绘制电路原理图时,注意使用正确的元件符号和连线方式。

3. 设置仿真参数在进行电路仿真之前,需要设置仿真参数。

可以通过菜单栏上的"Simulator" -> "Edit Simulation"来打开仿真设置窗口。

在仿真设置窗口中,可以设置仿真类型(如DC、AC、Transient 等)、仿真时间范围、仿真步长等参数。

4. 运行仿真设置好仿真参数后,可以通过菜单栏上的"Simulator" -> "Run Simulation"来运行仿真。

运行仿真后,可以查看仿真结果,如电压波形、电流波形等。

5. 进行验证在验证电路设计时,可以使用 Cadence 提供的调试工具和验证功能。

可以通过菜单栏上的"Debug" -> "Start Debugging"来启动调试。

在调试过程中,可以查看电路元件的属性、信号的波形等信息,以发现和解决问题。

6. 进行布局设计在电路设计完成后,可以进行布局设计。

可以使用 Cadence 提供的布局工具来布局电路版图。

布局时,要注意合理安排电路元件的位置和走线方式,以满足电路设计的要求。

Cadence-使用参考手册

Cadence-使用参考手册

Cadence 使用参考手册邓海飞微电子学研究所设计室20XX7月目录概述11.1 Cadence概述11.2 ASIC设计流程1第一章Cadence 使用基础52.1 Cadence 软件的环境设置52.2 Cadence软件的启动方法102.3库文件的管理122.4文件格式的转化132.5 怎样使用在线帮助132.6 本手册的组成14第二章Verilog-XL 的介绍153. 1 环境设置153.2 Verilog-XL的启动153.3 Verilog-XL的界面173.4 Verilog-XL的使用示例183.5 Verilog-XL的有关帮助文件19第四章电路图设计与电路模拟214.1 电路图设计工具Composer (21)4.1.1 设置214.1.2 启动224.1.3 用户界面与使用方法224.1.4 使用示例244.1.5 相关在线帮助文档244.2 电路模拟工具Analog Artist (24)4.2.1 设置244.2.2 启动254.2.3 用户界面与使用方法254.2.5 相关在线帮助文档25第五章自动布局布线275.1 Cadence中的自动布局布线流程275.2 用AutoAbgen进行自动布局布线库设计28第六章版图设计与其验证306.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置306.1.2 启动306.1.3 用户界面与使用方法316.1.4 使用示例316.1.5 相关在线帮助文档326.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍326.2.2 相关在线帮助文档33第七章skill语言程序设计347.1 skill语言概述347.2 skill语言的基本语法347.3 Skill语言的编程环境347.4面向工具的skill语言编程35附录1 技术文件与显示文件示例60附录2 Verilog-XL实例文件721.Test_memory.v (72)2.SRAM256X8.v (73)3.ram_sy1s_8052 (79)4.TSMC库文件84附录3 Dracula 命令文件359概述作为流行的EDA工具之一,Cadence一直以来都受到了广大EDA工程师的青睐。

Cadence使用说明书

Cadence使用说明书

Cadence使用说明书1、 Cadence软件环境设置运行Environment Editor设置软件环境变量2、原理图设计2.1 运行程序Capture CIS在下拉菜单中选择OrCAD Capture CIS option with Capture点击file/new/project…建立原理图工程在Name栏填写工程名称,在Create a New Project Using里面选择Schematic项,在Location 栏中填写工程存放路径。

点击OK后生成工程test,显示如下,PAGE1为自动生成的空原理图文件,右键点击后可以进行rename操作。

2.2 原理图库的构建点击file/new/library在test工程library文件中就会增加一项右键点击.\library1.olb显示如下图所示选择New Part出现对话框:Name表示原件的名称,在原理图设计时用到;Part Reference表示默认的编号名称,如芯片用U表示;PCB Footprint表示该原件的印制板封装;Multiple-Part Package/Parts per表示该原件有几部分组成;选项Pin Number Visible表示引脚数字是否可见;填写修改后点击生成新原件,在虚线框内画上器件符号,然后将虚线框缩小到符号一样大;再运行place/pin添加引脚在Name中填写引脚名称,在Number中填写引脚编号,在Shape下拉菜单中选择引脚外形,在Type下拉菜单中选择引脚类型,要与实际芯片手册一致;Width选项表示是该引脚是总线还是独立信号;一部分编辑完成后,存档,如果该原件由多个部分组成,则点击/view/Next Part,编辑下一部分,直到所有part都编辑完成。

如果一开始定义的part不够多,可以点击Options/Package Properties…修改part的数量。

这样一个原理图库就构建完了。

CadenceAllegro简易手册连载2:零件的整备

CadenceAllegro简易手册连载2:零件的整备

CadenceAllegro简易手册连载2:零件的整备Allegro是Cadence推出的先进PCB设计布线工具。

Allegro提供了良好且交互的工作接口和强大完善的功能,和它前端产品Cadence、OrCAD、Capture的结合,为当前高速、高密度、多层的复杂PCB 设计布线提供了最完美解决方案。

本文介绍了Cadence Allegro零件的整备。

Cadence Allegro简易手册连载1:熟悉环境CHAPTER 2 零件的整备本阶段要试建一颗14PIN DIP 零件零件的组成有焊点 PADSACK,零件Package symbol每一个接脚PIN及孔Via皆视为一焊点PADSTACK如以60-38为例进入程序开始→程序集→cadence →PCB Systems→PAD Designer改种类为贯孔Through,单位为mil,精确值为1 (小数后1位),焊点在每一铜箔层皆要有一般点regular PAD,梅花瓣Thermal-relief PAD,挖开点Anti-PAD的三种效果1、选Layer 页面2、点选Begin Layer3、在一般点项目设形状为Circlewidth为60height为604、在梅花瓣设形状为circle,值为80,Flash项目为TR805、在挖开点设形状为circle,值为80,由于其它层设定相仿,可点左侧Bgn按右键copy复制。

6、点internal 的左侧,按右键选右键paste即可贴入,不须重key in7、以同样方法贴到END层8、在SOLDERMASK_TOP层的Regular PAD设circle,大小为709、一样复制到SOLDERMASK_BOTTOM钻孔定义如果定为Through-Hole焊点,须定孔径及钻孔符号在Drill Hole 项目中定Plate Type 为Plated (孔壁镀铜),孔径38. Drill symbol的Figure为钻孔符号效果,Character为标示字符串,Widthheight为符号的宽及高储存焊点选File →Save as 存到C:\allegroclass \ user1 档名为60C38d.PAD实体零件的建立建立实体零件的格式不同,所以须进入零件建立模式下1、File / New 在DRAWING NAME中敲入新零件名,如DIP14并在DRAWING TYPE中选PACKAGE SYMBOL2、设作图环境选SETUP –DRAWING SIZE在Move Origin项目中的XY各敲入5000使原点调整至适当位置3、加入焊点,选ADD PIN或其图示,并右侧OPTION项目中敲入焊点60S38D后按Tab键状态列会显示出Using ‘60S38D.PAD’4、光标移至状态列点选后敲入x00,会把第一接点放到原点00的位置上(x须为小写),窗口缩放到PIN1附近5、在右侧OPTION中改焊点为60C38D后按Tab键,在Y的Qty项目中输入66、在状态列输 x 0 100则会放入向下距100mil的2~7接点7、把Y项目的Qty改7个,次序order改up8、状态列输入x 300 –600,会放入第8PIN到14PIN之焊点,但是其脚号仍位于焊点左侧可按右键之OOP取消9、将OPTION中的OFFSET值由-100改为100 (表右边100mil 处),于状态列输入x 300 -60010、完成按右键中的DONE文字面绘制 SILKSCREEN要调整格点大小时,请以SETUP /GRIDS将NON-ETCH的X、Y 值键入25,表文字面绘制格点为251、选ADD/LINE2、将右侧OPTION选为Package Geometry下的SILKSCREEN_TOP,设画线角度等3、画上文字面的矩形框组装外型绘制Assembly outline (可省略)同文字面之动作但层面为Package Geometry下的Assembly-Top设文字面之零件名称及零件号1、选Layout_Label →Ref Des或其图示2、图面为 refDes下的Assembly_Top3、点选放零件名称的好位置(须在Assembly outline中)4、键入名称如U* (请先注意右侧的字体基准点角度)5、选Layout_Label中→Device6、选适当的位置后键入 dev type后按右键的DONE绘制零件限制区Package boundary (可省略自动抓)定义零件高度(需要有Package boundary才可定义)1、Setup-Area-Package Boundry Height层面为Package Geometry下的Place_Bound_Top2、点先前建的Package Boundry 区域3、输入高度值如180若没设则以Drawing option下的symbol Height为其内定高度值存零件文件(两者都要存)1、选File → Create Symbol存成可放到PCB上的.PSM檔2、选File →SAVE存成供以后修改的图形.DRA檔以自动程序建零件利用Symbol Wizard填入参数自动建零件1、File /New后在Drawing Name键入名称,如dip16,在Drawing type选Package Symbol [Wizard] 后,选OK2、选Package Type为dip后点Next (选零件包装)3、套用CADENDCE规划选Default Cadence Supplied template,套用其它零件则选Custom template后选.Dra档套入,后选Next4、设定使用的公英制,准确位数及名称前字符串prefix5、依不同零件外形,设定其参数,如脚数Number of Pins,脚距LeadPitch,行距Terminal row spacing,文字面的宽及长Width&Length)6、选套用的焊点(一般焊点及第一脚)7、定零件原点为中心center of body或第一脚pin1 of symbol 及是否另存.PSM檔8、选Finish,即OK。

Cadence的经典教程

Cadence的经典教程

启动 librarymanager : libManager&
使用手册
本手册共分为三部分: 第一部分分为四章, 分别介绍 Cadence cdsSpice、 virtuoso Editing、 Diva 和 verilog。第二部分主要介绍 MEDICI。第三部分是附录部分,是对前两章的一个补 充,并简要的介绍了寄生元件提取语句的语法。 第一章. CdsSpice 的使用说明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 § 1-1 进入 Cadence 软件包 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 一.在工作站上使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 二.在 PC 机上使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 § 1-2 建立可进行 SPICE 模拟的单元文件. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 一.File 菜单. . . . . . . . . . . . . . . . . . . . . . . . . . .

cadence使用教程

cadence使用教程

cadence使用教程Cadence是一种电路设计和仿真软件,非常适合电子工程师用于电路设计和分析。

在本教程中,我们将介绍如何使用Cadence进行基本的电路设计和仿真。

首先,打开Cadence软件,并新建一个新项目。

请确保你已经安装了Cadence软件,并且拥有一个有效的许可证。

在新项目中,你需要定义电路的基本参数,如电源电压、电阻值等。

可以通过绘制原理图的方式来完成这些参数的定义。

在绘图界面中,你可以选择不同的元件,包括电源、电阻、电容、电感等。

你可以使用菜单栏中的工具来放置和连接这些元件。

一旦电路图绘制完成,你可以对电路进行仿真。

首先,需要选择合适的仿真器。

Cadence提供了多种仿真器,如Spectre和HSPICE。

选择一个适合你电路的仿真器,并设置仿真参数,如仿真时间、仿真步长等。

在仿真之前,你首先需要对电路进行布局。

布局涉及将电路中的元件放置在芯片上,并根据布线规则进行连接。

Cadence提供了强大的布局工具,可以帮助你完成这个过程。

完成布局后,你可以进行后仿真。

后仿真涉及将布局好的电路导入到仿真器中,并进行仿真分析。

你可以查看电路的性能指标,如电压、电流和功耗等。

除了基本的电路设计和仿真,Cadence还提供了其他功能,如噪声分析、温度分析和优化设计等。

你可以根据需要选择适合的功能。

总的来说,Cadence是一个功能强大的电路设计和仿真软件。

通过本教程,你可以学会如何使用Cadence进行基本的电路设计和仿真。

希望这对你的电子工程项目有所帮助。

cadence详细教程

cadence详细教程

cadence详细教程第⼀次⽬录1.Cadence系统编辑环境 (2)实验1:Cadence系统编辑环境设置与基本操作 (2) 2.电路图设计⼯具-Schematic (8)实验2:⼆与⾮门电路原理图设计 (8)实验3:数、模混合集成电路原理图设计 (14)3.电路仿真⼯具-ADE (18)实验4:ADE环境设置 (18)实验5:差分放⼤器电路仿真 (23)4.版图设计⼯具-Layout Editor (30)实验6:Layout Editor环境设置 (30)实验7:MOS管版图设计 (35)实验8:BJT管版图设计 (38)实验9:CMOS反相器版图设计 (42)实验10:Pcells版图设计 (46)实验11:pk44chip芯⽚版图综合设计 (53)5.版图验证⼯具-Diva (57)实验12:版图验证 (57)实验13:版图识别 (66)实验14:版图改错 (71)6.设计性实验 (73)实验15:RS触发器设计 (73)实验16:静态存储器设计 (76)实验17:三态与⾮门设计 (79)实验18:基准电压源设计 (81)实验19:CMOS放⼤器设计 (83)实验20:异或门设计 (84)Lab 1 Cadence系统环境设置与基本操作1.实验⽬的熟悉Cadence系统环境了解CIW窗⼝的功能掌握基本操作⽅法2.实验原理系统启动Cadence系统包含有许多⼯具(或模块),不同⼯具在启动时所需的License 不同,故⽽启动⽅法各异。

⼀般情况下涉及到的启动⽅式主要有以下⼏种,本实验系统所⽤到的有icms、icfb、layoutPlus等。

①前端启动命令:表1.1 前端启动命令命令规模功能icde s 基本数字模拟设计输⼊icds s icde以及数字设计环境icms s 前端模拟、混合、微波设计icca xl 前端设计加布局规划②版图⼯具启动命令表1.2 版图⼯具启动命令命令规模功能Layout s 基本版图设计(具有交互DRC功能)layoutPlus m 版图设计(具有⾃动化设计⼯具和交互验证功能)③系统级启动命令表1.3 系统级启动命令命令规模功能swb s PCB设计msfb l 混合型号IC设计icfb xl 前端到后端⼤多数⼯具CIW窗⼝Cadence系统启动后,⾃动弹出“what’s New…”窗⼝和命令解释窗⼝CIW (Command Interpreter Window)。

cadence使用手册

cadence使用手册

cadence使⽤⼿册⽬录⼀.软件的安装 (3)⼆.Cadence 使⽤环境配置 (11)2.1 capture.ini 的替换 (11)2.2 CIS 环境的配置 (11)2.2.1 映射⽹络驱动器 (11)2.2.2 创建ODBC数据库 (11)2.2.3 软件中配置CIS (14)三.原理图符号创建⽅法 (16)3.1 创建单个元器件符号 (16)3.2 创建复合封装元器件 (19)3.3 ⽤电⼦表格新建元器件: (21) 3.4 ⼤器件的分割 (23)四.原理图的绘制 (25)4.1 新建⼯程⽂件 (25)4.2 原理图⼯作环境的设置 (26)4.2.1 当前⼯作图纸的设置 (26)4.2.2 设置图纸参数 (28)4.2.3 设计模板 (28)4.3 CIS Explorer 的使⽤ (29)4.4 元件管理(part manager) (31) 4.4.1 使⽤ (31)4.4.2 元件更新 (33)4.5 元器件属性查看 (33)五.原理图绘制的后续处理 (35)5.1 位号标注 (35)5.2 DRC检测 (37)5.3 ⽹表的⽣成: (41)5.4 BOM表的⽣成: (44)5.5 Back Annotate ⼯具的使⽤ (44)六. cadence 使⽤规范 (46)6.1. 新原理图封装⼊库流程 (46)6.2原理图符号创建规范 (47)6.2.1管脚分布与排列 (47)6.2.2管脚分布基本原则 (47)6.2.3 件符号命名规范&位号命名规范表 (47)6.3原理图设计规范: (49)6.3.1 基本规范 (49)6.3.2. 差分信号的命名 (49)6.3.3. 时钟信号的命名 (49)6.3.4. 电源信号的命名 (49)6.3.5 ⽂字的放置 (49)6.3.6. 去耦电容 (50)6.3.7. 连线 (50)6.3.8. 标注 (51)6.3.9. 串阻和⽹络命名 (51)6.3.10. 页端⼝符号 (52)6.3.11. 上下拉电阻 (53)6.3.12 总线 (53)6.3.13. 测试点 (53)6.4 原理图符号⼊库申请单填写规范 (53)6.4.1器件类型分类表 (57)6.5 物料编码申请单填写规范 (59)七.软件常见问题 (60)7.1 CIS配置卡死问题 (60)⼀.软件的安装开始安装allegro,\\10.8.106.205\⽆线集群⽂档服务器\交换⽬录\HW_CTRL\Cadence ⽬录下⾯有SPB_OrCAD 16.3 Release.iso镜像⽂件,可以将它拷到本地通过虚拟光驱打开也可以解压后运⾏set up出现下图选中进⾏安装,不要安装点击。

手册大全--candence使用手册仿真分册

手册大全--candence使用手册仿真分册

Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。

进行仿真工作需要有很多方面的知识,须对高速设计的理论有较全面的认识,并对具体的单板原理有一定的了解,还需具备仿真库的相关知识等。

在这个分册中仅对仿真软件的使用进行较详细的阐述,还介绍高速设计的一些相关理论,仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。

其他知识,如仿真库的知识、约束管理器等请参阅专门的使用手册。

在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义,并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。

1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡,PCB的走线和板层特性对系统电气性能的影响也越发显著。

对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。

当频率超过 50MHz时,PCB走线则必须以传输线考虑,而在评定系统性能时也必须考虑 PCB 板材的电参数影响。

当系统时钟频率达到120MHz及更高时,就只能使用高速电路设计方法,否则基于传统方法设计的PCB将无法工作。

因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段,只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。

高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。

通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路占整个电子系统的一定份量(比如说1/3),就称为高速电路。

实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。

因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应,见图1-1所示。

cadence版图使用说明

cadence版图使用说明

目录目录 (1)设计环境介绍 (2)工作站常用命令 (2)运行Cadence (6)运行Layout (10)运行schematic的编辑 (15)生成schematic symbol (18)运行Artist的仿真环境 (20)设计示例的简单介绍 (21)设计环境介绍典型的全定制Full-Custom模拟集成电路设计环境1. 集成的设计环境-Cadence Design Framework II是众多Cadence 工具集成在一起的统一的界面,通过这个架构,不用繁琐的数据格式转换,就可以方便的从一个工具转到另一个工具。

其中包括很多软件,如:原理图编辑工具-Composer布局编辑工具-Candence virtuoso布局验证编辑工具-Diva, Dracula2. 电路网表或原理图编辑环境-Text editor / schematic editor3. 电路模拟软件-spice操作系统环境和硬件平台1.SUN工作站;UNIX系统2.运行Linux的PC3.作为终端的PC工作站常用命令一、在terminal窗口键入的基本命令:1. ls:列出目录下所有文件。

2. clear:清除terminal窗口里的内容。

3. pwd:显示目前工作的目录。

4. cd:改变当前目录。

5. rm:刪除文件。

6. cp:复制文件。

7. mv:移动文件。

8. mkdir:建立目录。

9. rmdir:刪除目录。

10. find:寻找文件。

11. passwd:改变当前用户密码。

12. finger:显示当前用户信息。

二、基本操作和命令的使用介绍:1.从PC登录工作站,一般使用exeed或Xmanager。

login :___________(输入username)password:___________(输入密码)2.登出步骤:点击exit3.在线命令说明(以下的example% 表示系统的提示符)example% man [command-name]4. 改变当前目录example% cd [name]Example:example% cd dir1 改变目录位置,至dir1目录下。

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

i——在光标处插入正文; x——删除光标处的字符; :wq——存盘退出; 要记著一点,在插入态处,不能打入指令,必需先按〈Esc〉键,返回指令态。假若户不知 身处何态,也可以按〈Esc〉键,不管处于何态,都会返回指令态其它的一些命令请读者自己参 阅有关的书籍。
§ 1-2 建立可进行 SPICE 模拟的单元文件
icfb&↙(回车键) 即进入 cadence 中。出现的主窗口如图 1-1-1 所示。 以上是使用 xstart 登陆 cadance 的方法。在使用其他软件登陆 cadance 时,可能在登录 前要修改文件.cshrc,方法如下: 在提示符下输入如下命令:vi .cshrc↙ (进入全屏幕编辑程序 vi) 将光标移至 setevn DISPLAY ZDASIC22:0.0 处,将“ZDASIC22”改为 PC 机的 IP,其 它不变(重新回到服务器上运行时,还需按原样改回)。改完后存盘退出。 然后输入如下命令: source .cshrc↙ (重新载入该文件) 以下介绍一下全屏幕编辑程序 vi 的一些使用方法:
主窗口分为信息窗口 CIW、命令行以及主菜单。信息窗口会给出一些系统信息(如出 错信息,程序运行情况等)。在命令行中可以输入某些命令。如我们调用 Cadence 的命令 icfb 和一些其它命令,比较重要的有调出帮助文件的 openbook&等。
一.File 菜单 在 File 菜单下,主要的菜单项有 New、Open、Exit 等。在具体解释之前我们不妨先理 顺一下以下几个关系。library(库)的地位相当于文件夹,它用来存放一整个设计的所有数据, 像一些子单元(cell)以及子单元(cell)中的多种视图(view)。Cell(单元)可以是一个简 单的单元,像一个与非门,也可以是比较复杂的单元(由 symbol 搭建而成)。View 则包含 多种类型,常用的有 schamatic,symbol,layout,extracted,ivpcell 等等,他们各自代表什 么意思以后将会一一提到。 New 菜单项的子菜单下有 Library、Cellview 两项。Library 项打开 New Library 窗口, Cellview 项打开 Create New File 窗口,如图 1-2-1 和 1-2-2 所示。
icfb&↙(回车键),其中& 表示后台工作。Icfb 调出 Cadence 软件。 出现的主窗口如图 1-1-1 所示:
图 1-1-1Candence 主窗口 二.在 PC 机上使用 1)将 PC 机的颜色属性改为 256 色(这一步必须); 2)打开 Exceed 软件,一般选用 xstart 软件,以下是使用步骤: start method 选择 REXEC(TCP-IP) ,Programm 选择 Xwindow。Host 选择 10.13.71.32 或 10.13.71.33。host type 选择 sun。并点击后面的按钮,在弹出菜单中选择 command tool。 确认选择完毕后,点击 run! 3)在提示符 ZDASIC22> 下键入:setenv DISPLAY 本机 ip:0.0(回车) 4)在命令行中(提示符后,如:ZUEDA22>)键入以下命令
§ 1-1 进入 Cadence 软件包 ...............................................1 一.在工作站上使用........................................................1 二.在 PC 机上使用........................................................1 § 1-2 建立可进行 SPICE 模拟的单元文件.................................. 2 一.File 菜单........................................................... 2 二.Tools 菜单.......................................................... 4 三.Technology File 菜单................................................. 4 § 1-3 编辑可进行 SPICE 模拟的单元文件.................................. 5 § 1-4 模拟的设置(重点)............................................... 6 一.Session 菜单........................................................ 6 二.Setup 菜单......................................................... 7 三.Analyses 菜单....................................................... 7 四.Variables 菜单.......................................................10 五.其它有关的菜单项..................................................10 § 1-5 模拟结果的显示以及处理..........................................11 § 1-6 一个例子――D 触发器............................................12 § 1-7 分模块模拟(建立子模块).........................................14 § 1-8 其它的一些内容(计算器).........................................16 第二章. Virtuoso Editing 的使用简介..........................................1 § 2-1 建立版图文件.....................................................1 § 2-2 绘制 inverter 掩膜版图的一些准备工作................................1 § 2-3 绘制版图.........................................................5 一.画 pmos 的版图......................................................5 二.布线................................................................7 三.画 nmos 的版图.......................................................8 四.完成整个非门的绘制及绘制输入、输出..................................8 五.作标签..............................................................9 第三章. Diva 验证工具的使用说明............................................1 § 3-1 DRC 规则文件的编写.............................................2 § 3-2 版图提取文件的介绍..............................................3 § 3-3 LVS 文件的介绍..................................................4 § 3-4 Diva 的用法......................................................5 一.DRC 的说明........................................................5 二.版图提取(Extractor)说明...........................................7 第四章. Verilog 的使用方法..................................1 § 4-1 Verilog 的文本编辑器..............................................1 § 4-2 Verilog 的模拟仿真................................................1
vi 使用了两种状态,一是指令态(Command Mode),另一是插入态(Insert Mode)。当 vi 处于指令态时,打入的内容会视作指令来解释;而当 vi 处于插入态时,就可以打入正文 (text)文件;大多数 vi 指令是单字符的。由插入态改变为指令态,按〈Esc〉键;而由 命令态转为插入态,则可以使用下面的插入令,直接打入,无需再按〈Return〉键。在 vi 的指令态下,用 h,j,k,l 键移动光标,具体如下: h——光标左移一个字符; j——光标向下一行; k——光标向上一行; l——光标右移一个字符; 以下是一些基本插入命令(须用到的)的用法:
一.命令的选择........................................................1 二.SimVision 图形环境.................................................2 三.Navigator 窗口......................................................5 四.Singal Flow Browser 窗口.............................................8 五.Watch Objects 窗口.................................................10 § 4-3 一个示例..........................................................11 第六章. 附录..............................................................1 § 6-1 非门 DRC 文件的编写............................................. 1 § 6-2 一个完整 DIVA 文件的注解............................................6 § 6-3 DRC 文件中一些定义和关键词的图文解释............................13 § 6-4 DIVA 中寄生元器件提取语句介绍.................................. 24
相关文档
最新文档