高速串行背板总线的仿真设计

高速串行背板总线的仿真设计刘胜利 王砚方 沈国保(中国科技大学近代物理系 合肥 230026)摘要 本文描述了一种基于高速串行背板的系统级信号完整性仿真，重点分析了两种关键网络即1.25Gbps 的差分传输结构和125MHz 的时钟分配网络。

给出了仿真结果并分析了波形畸变的原因。

关键词 差分传输 信号完整性 仿真 背板1引言：近年来, 高速数字设计领域正在面对越来越多的信号完整性（SI ）问题, 即更多的时候需将数字信号视为模拟信号并保证其传输质量。

这一方面是由于时钟频率不断提高，信号边沿越来越快，另一方面也是由于大规模，超大规模芯片的集成度不断增长及其广泛应用，电路板上的功能密度和信号的互连密度不断增加，从而使得电路的分布参数，电磁相互作用的场特性越来越明显。

另有其它原因如时间和经费等使信号完整性设计已逐渐成为高速数字设计任务中的一个重要组成部分，而仿真则成为信号完整性设计与分析的重要手段。

本设计考虑了一种用于高速串行空分开关互连结构的背板。

其串行数据互连的波特率是1.25Gbps ，这意味着最大可能的基频为625MHz ；数据以差分模式进行传输，信号上升沿和下降沿300PS 左右，按照H. Johnson 定义的转折频率(Knee Frequency)〖1〗，主要频率成份达1.17GHz ，因此一种子板－背板－子板的系统级信号完整性仿真，及由此确定一种优化的背板PCB 参数成为整个系统设计不可缺少的部分。

此外，系统主时钟分配网络也采用了差分传输模式，信号上升沿和下降沿350PS 左右，它提供了125MHz 的系统时钟，也作为仿真设计中重点考虑的关键网络。

尽管这样一种千兆位互连背板的设计还需考虑其它信号完整性因素，但限于篇幅，这里仅就上述两种关键网络的仿真分析进行描述。

本文首先讨论了仿真前模型的选择和提取及相关的设计考虑，然后基于布局前的系统级仿真确定了背板的PCB 层叠结构及布线参数，最后详细描述了系统设计完成后即布局后的仿真结果。

2 模型的提取：对千兆位数据和时钟分配网络，可用的差分结构是边沿耦合或宽边耦合的Stripline 和边沿耦合的Microstrip 结构。

经过仔细考虑和比较，我们在背板中采用了边沿耦合的Stripline 差分结构。

建立这种差分结构的传输线模型的方法目前主要是采用二维场方法求解。

做为比较，这里给出两种不同的二维场工具计算的结果。

在所采用的参数范围内，两种方法给出了非常近似的结果。

对边沿耦合的Stripline 结构，亦有计算差分特性阻抗的经验公式〖2〗，见公式（1），（2）：Stripline Ohms e Z Z t h sDiff----⎪⎪⎭⎫ ⎝⎛-≈+-29.20374.012 (1)()()Ohms t w t h Er Z ⎪⎪⎭⎫⎝⎛++=8.067.024ln 600π (2)Z Diff 为差分特性阻抗，Z 0为单端特性阻抗，s 为差分线边沿距离，h 为差分线与参考平面的距离，t 为导线厚度，w 为线宽， Er 为绝缘介质的介电常数，见图1。

该经验公式可用于验证差分特性阻抗。

用于系统级仿真的传输线模型还包括子板上的传输线部分，它们包括边沿耦合的Stripline 和Microstrip 结构，对这些传输线模型的提取也都是采用场解法，并用经验公式进行了验证，这些公式请参考文献〖2〗。

另外子板上过孔两边的布线用两段传输线代替，为的是模拟过孔的效应。

这里仅给出优化后背板上边沿耦合的Stripline 差分结构的参数，参考图1：FR4绝缘材料, Er=4.5, W = 8 mil, S = 10 mil ，h1=15.5mil, h2=14.2mil, t = 1.377 mil由于工艺所限，差分线距离上下参考平面的距离略有不等， 铜层厚为标准的1oz 铜。

传输线的RLCG 参数由二维场工具Ampredictor 〖3〗提取，表1同时给出了内置有二维场工具的Hyperlynx 计算的结果。

Hyperlynx 在求解时不考虑损耗，因此有些参数无法计算。

系统阻抗的选取与所选用的串行数据收发器及背板接插件有关，最常见的有50Ω单端信号系统和100Ω差分信号系统。

本设计选取系统无负载阻抗55－60Ω，差分阻抗100Ω左右。

表1 背板差分传输结构的RLGC 参数,Reference Fre.=1.17GHz, FR4, Er=4.5, tg δ=0.021千兆位数据收发器为AMCC 的S2064〖4〗，交换结构为AMCC 的 S2061，其原始模型为IBIS 2.1格式，在仿真中采用的是经转换后的SPICE 行为级模型。

子板与背板互连的接插件选用的是AMP 的Z －PACK HM 2mm 125〖5〗针接插件，其模型选用5×4 上升时间400PS 的多行SPICE 模型。

仿真结果相对于以最远端的子板上的S2064驱动，S2016接收的差分信号。

对于时钟信号，驱动芯片模型和接收芯片模型均为差分PECL 的SY100E111〖7〗的SPICE 模型，信号方向是从时钟源到最远端的子板。

3 关键网络的仿真GND 图1 背板边沿耦合的Stripline 结构图2, 数据,驱动端信号波形图3, 数据,接收端信号波形图4, 数据,驱动端和接收端差分信号波形图5, 数据,地噪声0.00E+005.00E-09 1.00E-08VoltsSecs图6, 时钟,驱动端信号波形图9, 时钟,地噪声25Gbps串行数据网络含二组共16个通道，对此网络的仿真选取了最不利布线情况下的数据通道，即该通道在背板上布线最长，且在子板上有一对过孔，同时在此过孔两边信号分别以Microstrip和Stripline两种不同结构传输。

仿真中没有考虑差分对之间的串扰，因在布局前的仿真中已考虑了差分对的间距以及接插件上信号与参考地比例使得串扰的影响可忽略。

SPICE仿真的结果示于图2－7。

对数据通道，在S2064发送端用分段线性化方法模拟了数据0BEH经8B－10B编码后的一部分码型1110101011，另有其平衡码型未给出。

该数据通道的布线总长度在6英寸左右，这也是所有数据通道中最长的。

从图3可看出，存在明显的噪声使单端信号发生畸变，但此噪声很大程度上被差分模式所抑制，因此它是共模的。

而对照图5的地反弹噪声，可看出无论其幅度(0.2V左右)或是频率均与图3中波形的噪声吻合，因此地噪声造成了单端波形的畸变，而这种地噪声是共模的，它是由驱动器S2064的信号电平切换引起地回路中的电压降造成的。

由于这种共模噪声可被差分传输模式抑制，因此这正是对千兆位传输采用差分结构的必要性所在。

此外，对不同阻抗匹配情况下信号波形的仿真指出，10%的传输线阻抗不均匀不会造成严重的波形畸变，当然这种不均匀不应过长。

最后，尽管传输长度只有6英寸左右，仍能看出明显的信号幅度的衰减，如图4，发送端差分信号的摆幅达2.07V，而接收端差分信号的摆幅衰减至1.4V左右，同时信号的边沿亦有损失。

理论上的分析指出，在此频率下，交流损耗占有相当比例，请参阅文献〖6〗。

对125MHz时钟分配网络的仿真也是选取布线最长的通道进行的。

可看出，由于信号频率较低，信号完整性较好。

地噪声表现为很高频率的电平抖动，但幅度小得多，同样当信号电平切换时噪声加强并随后开始衰减，直至再次被信号电平的切换加强。

信号的衰减依然明显，见图8，峰值和上升沿都有损失。

4结论对千兆位数据的传输，采用差分模式是必要的，单端信号和差分信号的完整性差别较大，并主要由地噪声引起；信号的直流和交流损耗应予以考虑。

对125 MHz时钟分配网络，仅从本文所述条件下仿真的结果来看，即便使用单端的传输模式也是可行的；地噪声主要为高频成份，因此，仔细的高频去耦是必要的。

事实上，由于目前的仿真和分析手段的限制，某些影响信号完整性的因素难以计及，如返回电流的跳层，过孔效应的准确描述等，实际的信号完整性可能略差。

因此，设计时应包括所有可能因素的考虑和权衡。

参考文献：1)Howard W. Johnson, M. Graham “High-Speed Digital Design, A Handbook of Black Magic”,Prentice Hall PTR, Englewood Cliffs, New Jersey ;2)“Transmission Line RAPIDESIGNER Operation and Applications Guide”, AN-905, NationalSemiconductor Corporation;3)“A MPredictor Signal Integrity Analyzer, Version 3.0, Application Guide”, AMP4)S2064 Data Sheet, AMCC, Feb 2,1999 / Revision C;5)“AMP Z-PACK TM2mm HM HARD METRIC CONNECTOR SYSTEM”, AMP, Catalog65911, Revised 9/97;6)Edward P. Sayre et al., “OC-48/2.5 Gbps Interconnect engineering Design Rules”,digitalCommunication system Design Conference, 1999;7)Sy100E111 Data Sheet, 1997 Synergy Product Data Book, SYNERGY SEMICONDUCTOR.Simulation Study for a High Speed Serial Bus on a BackplaneShengli Liu Yanfang Wang Guobao Shen(Univ. Of Science and Technology of China, Department of Modern Physics, Hefei 230026) Abstract This paper discribed the simulation studies for the signal integirity of a high speedserial bus on a backplane. Two critical nets, 1.25Gbps differential transmission channel and 125MHz system clock distribution network were given detailed analysis. The simulation results and the analysis for the reasons of waveform distortions were also present.Key Words Signal Integrity Differential Transmission Simulation Backplane。