Chapter 5 存储器(2)
合集下载
第5章 主存储器
原
理
及 应
1. 单译码方式
用
第
单译码方式主要用于小容量的存储器。
五
章
微
p个输入
型
计 算
Ap-1 Ap-2 A1 A0 …
基本存储电路
机
N取1译码器
系
统 原
D0
Wn-1
•
… W1 W0
•••
理 M D1 及位
••••
…
应 用
第
位 线 DM－1
• •
•• • …•
• •
输 出 缓 冲 放 大 器
五
选中的字线 输出M位
及 应
（2）ROM
用
➢ 掩膜ROM：内容在芯片制造过程中固化。
第
➢ PROM：内容只能写一次。
五 章
➢ EPROM：内容可多次改写，紫外线擦除。
➢ E2PROM：电擦除的EPROM。
微 型
2. 性能指标
计
算 机
（1）容量：每块芯片上能存储的二进制位数，
系 统
单位N×M。
原
理
（2）速度：存取数据的时间，单位ns。
微
型 计
§5.2 随机存取存储器RAM
算
机
系
RAM可以随时在任意位置上存取
统
原
信息，但怕掉电。根据存储器芯片内
理
及 应
部基本单元电路的结构，可分为静态
用
RAM和动态RAM。
第
五
章
微
5.2.1 静态RAM（SRAM）
型 计
1. 单元电路
算
机
系
统
原
理
及
应
用
第五章存储器
②再生操作： “再生”或“刷新”。由于4管存储元的信息电荷有
泄漏，电荷数不象6管存储元电路由电源经负载管源源不断地补
充，时间一长就会丢失信息。必须设法在外界按一定规律不断给
栅极进行充电，按需要补足栅极的信息电荷。
VD
VD
预充
字线选择
预充
A
BS0 T2
T0
B
T1
T3
BS1
2020/3/7
CD VS
C0 D
两次刷新操作之间的最小时间间隔=刷新周期/行数 优点：刷新期间不必停止读写 缺点：加长系统存取周期，降低整机速度。 （3）异步刷新方式：将集中刷新与分散刷新相结合，
将刷新操作平均分配到最大刷新时间间隔内进行。 刷新周期=最大刷新时间间隔/行数
2020/3/7
有一个RAM芯片，其芯片内部是256×256结构 例题 组成，问（1）采用集中刷新方式，设读/写周
2.CPU应用控制线发出读请求。
3.主存储器作出回答后将读出的信息放于数据总线，送入 数据20寄20/3/存7 器DR
DR
CPU
AR
数据总线 写
地址总线
主存
先明确要 将信息存 到主存哪 个位置并 通知主存， 然后再将
信息从 CPU送到 该位置。
CPU从主存中存/写信息：
1.CPU将信息字要在主存中存储的地址信号经地址寄存器 AR送地址总线，同时将信息字送数据寄存器DR,并发出 写命令,同时将信息字送到存储器相应位置。（CPU告诉 存储器要将信息字放在存储器的哪个位置，并发送信息字）
MAR（存储器地址寄存器):存放地址总线提供的将 要访问的存储单元的地址码。
读写电路：完成对存储体中数据的读写操作
控制电路：控制读写电路的读写过程
五章存储器ppt课件
CS 6116 WE ③ D7～ D0
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
Chapter-05
17
•
•
程序控制I/O的工作流程
• • • • •
由操作系统的“服务程序”负责将用户数据传送至打印机端口 服务程序顺序传送打印数据，填满接口缓冲区后就等待（空循环） 每次循环中都检查接口缓冲区是否可用，一旦可用就继续传送数据 数据传送完成后“服务程序”结束，用户进程继续运行 缺点：靠CPU以“忙等待”的形式与打印机进行通信，浪费CPU资源
23
•
•
I/O通道机制的引入与实现
• I/O通道（Channel）的概念 – 如何以高速、高效的方式控制I/O设备，是I/O管理的重要问题 – DMA速度很慢，而且结构简单，无法执行相对复杂的程序 – 引入I/O通道（专门的处理机），可以运行由通道指令组成的通道程 序 I/O通道的工作方式和分类 – 分为字节多路通道、选择通道、成组多路通道三种 – I/O通道采取“窃取总线周期”的方式实现对I/O设备的控制和数据传 输 – I/O通道就是一个小型的处理机，和CPU共享内存 – I/O通道接到CPU的指令后即启动通道命令/程序，独立于CPU控制I/O 设备工作 I/O通道的结构组成 – CAW：通道地址寄存器，用于记录通道程序在内存中的地址 – CCW：通道命令寄存器，用于保存当前正在运行的通道命令 – CSW：通道状态寄存器，用于保存命令执行后的结果 – CDW：通道数据寄存器，用于存放传输的数据（起到缓冲的作用）
• I/O设备的连接方式
– 连接路径：I/O设备与CPU建立连接时，所有有关组件构成连 接路径 – I/O端口：I/O设备接口中有多个接口寄存器或缓冲区，每一个 寄存器或缓冲区被称为一个I/O端口 – I/O端口地址空间：实现对I/O接口寄存器/缓冲区的访问
• I/O设备端口的编址方式
– I/O端口独立编址：与内存空间完全独立 – 内存映射I/O地址：在内存空间中划分固定区域映射I/O端口
•
•
程序控制I/O的工作流程
• • • • •
由操作系统的“服务程序”负责将用户数据传送至打印机端口 服务程序顺序传送打印数据，填满接口缓冲区后就等待（空循环） 每次循环中都检查接口缓冲区是否可用，一旦可用就继续传送数据 数据传送完成后“服务程序”结束，用户进程继续运行 缺点：靠CPU以“忙等待”的形式与打印机进行通信，浪费CPU资源
23
•
•
I/O通道机制的引入与实现
• I/O通道（Channel）的概念 – 如何以高速、高效的方式控制I/O设备，是I/O管理的重要问题 – DMA速度很慢，而且结构简单，无法执行相对复杂的程序 – 引入I/O通道（专门的处理机），可以运行由通道指令组成的通道程 序 I/O通道的工作方式和分类 – 分为字节多路通道、选择通道、成组多路通道三种 – I/O通道采取“窃取总线周期”的方式实现对I/O设备的控制和数据传 输 – I/O通道就是一个小型的处理机，和CPU共享内存 – I/O通道接到CPU的指令后即启动通道命令/程序，独立于CPU控制I/O 设备工作 I/O通道的结构组成 – CAW：通道地址寄存器，用于记录通道程序在内存中的地址 – CCW：通道命令寄存器，用于保存当前正在运行的通道命令 – CSW：通道状态寄存器，用于保存命令执行后的结果 – CDW：通道数据寄存器，用于存放传输的数据（起到缓冲的作用）
• I/O设备的连接方式
– 连接路径：I/O设备与CPU建立连接时，所有有关组件构成连 接路径 – I/O端口：I/O设备接口中有多个接口寄存器或缓冲区，每一个 寄存器或缓冲区被称为一个I/O端口 – I/O端口地址空间：实现对I/O接口寄存器/缓冲区的访问
• I/O设备端口的编址方式
– I/O端口独立编址：与内存空间完全独立 – 内存映射I/O地址：在内存空间中划分固定区域映射I/O端口
微机原理和接口技术-5-2 存储系统
0110000000000000 1111111111111111
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
计算机操作系统 OS-chapter 5
4）重定位（地址变换） ：把逻辑地址转换为相应物理地 址叫重定位
5）程序的装入与链接
程序的装入
绝对装入方式：编译或汇编时时直接给出实际内
存地址，只适用于单道程序环境
物理地址由程序员给出（对程序员要求较高）
物理地址由编译器或汇编器给出
可重定位装入方式：每道程序都从0开始编址，
程序中的其他地址是相对于0号地址的，在将程 序装入内存时，物理地址与逻辑地址不同，不仅 要修改指令地址，而且要修改指令内容
3.内存信息共享 ：使多道程序能动态地共享内存， 最好能共享内存的信息
4.地址变换（重定位）（需要硬件支持）
逻 辑 地 址 空 间 高级语言 源程序
浮 编译 动 目 标 文 件
链接 目 标 代 码 .EXE
装入
内存
库文件
1）逻辑地址(相对地址) ：用户编程时总是从0开始编址， 这种用户编程所用的地址称 逻辑地址 2）物理地址（内存地址、绝对地址）：内存是由若干存 贮单元组成的，每个存贮单元有一个编号称为物理地址。 3）地址空间 逻辑地址空间：用户编程空间，是由CPU的地址总线 扫描出来的 。 物理地址空间：由物理存贮单元组成的空间，由存贮 器的地址总线扫描出来的空间。
5．1 存贮器管理的功能
1.内存的分配及回收：根据不同的管理机制有不同的分配 回收算法。但是，无论何种机制，一个有效的机制必须做 到用户申请时立即响应，预以分配；用户用完立即回收， 以供其它用户使用，为此存贮区分配应有如下机制 。 记住每个区域的状态（已分。未分） 实施分配（修改数据结构） 接受系统或用户释放的区域（修改数据结构）
程序装入之后不能在内存中移动
0 1000 Load 1,2500
《存储器课件》课件
可穿戴设备： 如智能手表、 健身追踪器等， 需要存储器来 保存用户数据、
运动记录等
嵌入式系统中的应用
嵌入式系统中常用的存储器 类型
存储器在嵌入式系统中的作 用
存储器在嵌入式系统中的选 型依据
嵌入式系统中存储器的应用 案例
大容量存储系统中的应用
服务器存储系统：利用存储器构成高可靠性的服务器存储系统，提供数据存储、备份和迁移 等服务。
存储程序和数据 单击此处输入你的正文，请阐述观点
辅助CPU完成各种运算任务 单击此处输入你的正文，请阐述观点
它可以分为内存储器和外存储器两种 单击此处输入你的正文，请阐述观点
外存储器则是通过接口与计算机连接，用于长期 或永久性存储数据的设备 存储器的作用 存储器的作用
实现计算机内部各个部件之间的数据传输 单击此处输入你的正文，请阐述观点
特点：速度快，性能稳定，功耗低，集成度高
应用：常用于高速缓冲存储器（Cache）和寄存器中
ROM（只读存储器）
添加 标题
定义：ROM是一种只能读取而不能写入数 据的存储器。
添加 标题
优点：由于数据是永久保存的，因此ROM 具有非易失性，即使在关闭电源后也能保留 数据。此外，由于数据是预先写入且不可更 改的，因此ROM的访问速度非常快。
特点：高密度、低功耗、快速读写、长寿命等
应用：U盘、USB闪存驱动器、固态硬盘（SSD）、数码相机、手机等
工作原理：通过电荷存储在浮栅中实现数据的存储，读写时通过电荷的移 动实现数据的读写
05 存储器的应用
计算机系统中的应用
存储器在计算机系 统中的作用
存储器的分类及特 点
存储器在计算机系 统中的具体应用
06 存储器的技术发展趋势
电子科大微机原理chapter5习题解答
5.10用16K X1位的DRAM 芯片组成64K X8位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5卩SQPU在1 yS内至多要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？(1)组建存储器共需DRAM 芯片数N= (64K*8 ) / (16K*1 ) =4*8 (片)。
每8片组成16K X8位的存储区，A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号：，逻辑框图如下(图有误：应该每组8片，每片数据线为1根)(2)设16K X8位存储芯片的阵列结构为128行X128列，刷新周期为2ms。
因为刷新每行需0.5 yS,则两次(行)刷新的最大时间间隔应小于：心遊“55(呵128为保证在每个1yS内都留出0.5 yS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。
若采用分散刷新方式，则每个存储器读/写周期可视为1 yS,前0.5yS用于读写，后0.5 yS用于刷新。
相当于每1 yS刷新一行，刷完一遍需要128X 1 yS= 128 yS,满足刷新周期小于2ms的要求；若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5 y S如每隔14个读写周期刷新一行，相当于每15 yS刷新一行，刷完一遍需要128 x 15yS= 1920 y S,满足刷新周期小于2ms的要求；需要补充的知识：刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。
刷新周期通常可以是2ms，4ms或8ms。
DRAM 一般是按行刷新，常用的刷新方式包括：集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读/写操作的死时间，适用于高速存储器。
(DRAM 共行，刷新周期为Q = 以为读写时间，tr = 0.5以为刷新时间,tc = 1 yS 为存储周期)异步式：前两种方式的结合， 每隔一段时间刷新一次， 只需保证在刷新周期内对整个存储器刷新一遍。
第5章存储器(2)
3/25/2020
第一章 微型计算机的基础知识
15
江苏大学 机械工程学院 测控系
(3)可靠性
存储器的可靠性用MTBF来衡量。 MTBF即Mean Time Between Failures —— 平均故障间 隔时间，MBTF越长，表示可靠性越高。
3/25/2020
第一章 微型计算机的基础知识
16
4、存储器的基本结构
(1)只读存储器ROM
只读存储器(Read Only Memory — ROM) —— 用户在使 用时只能读出其中信息，不能修改或写入新的信息，断电 后，其信息不会消失。
① 存储单元中的信息由ROM制造厂在生产时一次性写入， 称为掩膜ROM（Masked ROM）；
② PROM(Programmable ROM — 可编程ROM)
读/写控制电路
控制电路；
RD/WE CS 连控制总线
（3）从存储器读出数据 — 读/写控制电路根据 “读”
信号和片选信号选中存储体中的某一存储单元，从
该单元读出数据，送到数据缓存器。再经过数据总
线送到CPU。
3/25/2020
第一章 微型计算机的基础知识
18
江苏大学 机械工程学院 测控系
“写”操作工作过程 连 地 地
外存包括软盘，硬盘，光盘等等。
外存容量大，相对内存来说，存取速度较慢。
3/25/2020
第一章 微型计算机的基础知识
4
江苏大学 机械工程学院 测控系
2、存储器的分类(应用)
(1)只读存储器ROM (2)随机存取存储器RAM
3/25/2020
第一章 微型计算机的基础知识
5
江苏大学 机械工程学院 测控系
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
算法性能 对存储器存储的编译优化
一些程序
根据参数自动调节
电子科技大学计算机科学与工程学院
5.7 使用有限状态机来控制简单的cache
例如：cache的特点：
直接映射 写回机制，采用写分配策略
块大小4个字（16字节）
Cache容量：16KB（1024个块） 32位字节地址 每个cache中有1位有效位
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
缺失代价
有效CPI
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
增加L2-Cache
L2存取时间 ：5ns L2缺失率：0.5% 问题：有L2-Cache的情况下，有效CPI是多少？
电子科技大学计算机科学与工程学院
Opteron X4 Cache Performance
电子科技大学计算机科学与工程学院
5.4 虚拟存储器（Virtual memory）
虚拟存储器
又称虚拟内存，将主存的用作辅助存储器
(磁盘)高速缓存的技术。 即将磁盘的一部分当作内存使用。
采用虚拟存储器的目的
5.4.1 页在存储和查找
页表寄存器
31 有效位
虚拟地址
虚拟页号
12 11
页内偏移
0
物理页号
29 物理地址
物理页号
12 11
页内偏移
0
电子科技大学计算机科学与工程学院
5.4.2 缺页
虚拟页号 物理内存
有效位
1
1 0 0
物理页号 或磁盘地址
1
0
磁盘
电子科技大学计算机科学与工程学院
5.4.2 缺页 页面的调进方法 预调方式 把将要用到的页面调入内存 请调方式 根据请求将需要的页机调入内存
电子科技大学计算机科学与工程学院
块的替换策略
最近最少使用法（LUR）
将没有使用时间最长的块替换出去。
LUR算法需要记录每个块的使用情况，对于2 路组相联映射需增加1位，对于4路组相联映射 需增加2位。
随机选择策略（Random）
随机选择一个块进行替换。
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
64-byte block size Write Through
L2 Cache:
128-byte block size Write Back
电子科技大学计算机科学与工程学院
Example: Caches in the Intel Nehalem
Per core: 32KB L1 I-cache, 32KB L1 D-cache, 512KB L2 cache
电子科技大学计算机科学与工程学院
软件的影响
大数据项时，快速排序不是一个好方法
电子科技大学计算机科学与工程学院
软件的影响
大数据项时，2种方式性能差减小
电子科技大学计算机科学与工程学院
软件的影响
快速排序较基数排序有 较少的Cache缺失
电子科技大学计算机科学与工程学院
软件的影响
缺失与存储器的存储模式有关
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
虚拟地址
31 虚拟页号 12 11 页内偏移
0
地址变换 29 虚拟页号 12 11 页内偏移 0
物理地址
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
映射过程
通过页表进行虚拟存储器-物理存储器映射
• 如果页在内存中：进行存取 • 如果页在磁盘中：缺页
电子科技大学计算机科学与工程学院
一个简单的cache
Cache的地址域
32位
标记位 索引位 块内偏移
18位
10位
4位
32-10-4 = 18
Cache有1024个块
块大小4字（16字节）
电子科技大学计算机科学与工程学院
接口信号
Read/Write Valid Address
32 32
Read/Write Valid Address Cache Write Data Read Data Ready
计算机组成与设计
硬件/软件接口
第 5章
大容量和高速度： 开发存储器层次结构
电子科技大学计算机科学与工程学院
5.3.3 替换块的选择
直接映射
没有选择的策略
组相联映射
首先选择组内空闲的块； 其次选择组内一个块替换；
全相联映射
首先在整个Cache内选择空闲的块； 其次在整个Cache内选择一个块替换；
一致性（coherence）的定义
通俗的定义
读操作时总是返回最近写 的值。
正式的定义
P写入X；P读X(之间无其它写操作) 读出的是最近写入的值 P1写入X，其他处理器与X相对应的cache
被更新
电子科技大学计算机科学与工程学院
一致性（coherence）的定义 P1写入X；P2写入X
0
0
CPU B reads X
CPU A writes 1 to X CPU B read X
0
1 1
0
0
0
Cache miss for X
1
1
电子科技大学计算机科学与工程学院
Example: Cache in the Pentium 4
L1 Trace:
decoded instr.
L1 Data :
物理内存的地址空间。
0 1 2 3 …
n
memory
电子科技大学计算机科学与工程学院
分页式存储器管理
虚拟地址
Memory
Disk
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
假设：
虚地址空间 大小：4GB = 232 页大小：4KB = 212
物理内存空间
大小：1GB = 230 页大小：4KB = 212
处理器
L1 Cache
L2 Cache
主存 Memory
L1-Cache位于CPU内
容量小，但速度快
L2-Cache为L1缺失服务
容量大，速度慢，但比主存快
主存为L2缺失服务
电子科技大学计算机科学与工程学院
术语
全局缺失率 – Global miss rate
在多级Cache的所有级中都缺失的那部分
由于预测哪些页面将要用到是比较困难的， 故多采用请调方式。
电子科技大学计算机科学与工程学院
5.4.2 缺页 页面的置换方法 最近最少使用策略(LUR)。 要完全准确地实现 (LUR)算法代价较大。 近似的方法：采用引用位(或使用位)
电子科技大学计算机科学与工程学院
关于页表的容量问题
设：
支持多处理器(核)共享一个物理地址空间
Time Event step 0 1 CPU A reads X CPU A’s cache 0 CPU B’s cache Memory 0 0
2 3
CPU B reads X CPU A writes 1 to X
0 1
0 0
0 1
电子科技大学计算机科学与工程学院
虚拟地址为32，页大小4KB，页表每一项4字节
减省页表容量的方法（同学自学） Page 311
电子科技大学计算机科学与工程学院
5.4.4 加快地址转换：TLB
由于页表放在主存中，因此程序每次访存最少
需要2次：
第1次访存：取得物理地址 每2次访存：取得数据
页表访问的局部性
设置一个特殊的cache，将页表的一部分放入其 中，这个放置页表的cache就称为快表（TLB）。
数据块进行写：
• 在总线上广播“写无效”信息
• 随后在另一个读cache缺失时更新
电子科技大学计算机科学与工程学院
Cache的原理
CPU activity
Bus activity
CPU A’s cache
CPU B’s cache
Memory 0
CPU A reads X
Cache miss for X Cache miss for X Invalidate for X
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
L1缺失、L2命中的缺失代价
L1缺失、L2未命中的缺失代价
有效CPI
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
L1-Cache 更关注命中时间
L2-Cache 更关注缺失率 命中时间对整体的影响较小 结论： L1 Cache容量通常较小 L1 Cache的块小于L2 Cache的块
电子科技大学计算机科学与工程学院
TLB的缺失 如果页表在内存中 将页表项调入TLB，然后重试 • 可以由硬件完成 • 也可以由软件完成
如果页表不在内存中(缺页) OS将页表 调入内存 重启快表缺失指令
电子科技大学计算机科学与工程学院
5.4.6 虚拟存储器的保护 虚拟存储器的重要功能：保护
电子科技大学计算机科学与工程学院
Cache 控制器的FSM
Cache命中 标识Cache就绪
有效的CPU请求
标记 比较
空闲
分配 从主存取1个 新cache块
主存就绪
主存 未就绪
写回 将旧cache块 写回主存
主存 未就绪
电子科技大学计算机科学与工程学院
5.8 并行与存储器层次结构：Cache的一致性
一些程序
根据参数自动调节
电子科技大学计算机科学与工程学院
5.7 使用有限状态机来控制简单的cache
例如：cache的特点：
直接映射 写回机制，采用写分配策略
块大小4个字（16字节）
Cache容量：16KB（1024个块） 32位字节地址 每个cache中有1位有效位
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
缺失代价
有效CPI
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
增加L2-Cache
L2存取时间 ：5ns L2缺失率：0.5% 问题：有L2-Cache的情况下，有效CPI是多少？
电子科技大学计算机科学与工程学院
Opteron X4 Cache Performance
电子科技大学计算机科学与工程学院
5.4 虚拟存储器（Virtual memory）
虚拟存储器
又称虚拟内存，将主存的用作辅助存储器
(磁盘)高速缓存的技术。 即将磁盘的一部分当作内存使用。
采用虚拟存储器的目的
5.4.1 页在存储和查找
页表寄存器
31 有效位
虚拟地址
虚拟页号
12 11
页内偏移
0
物理页号
29 物理地址
物理页号
12 11
页内偏移
0
电子科技大学计算机科学与工程学院
5.4.2 缺页
虚拟页号 物理内存
有效位
1
1 0 0
物理页号 或磁盘地址
1
0
磁盘
电子科技大学计算机科学与工程学院
5.4.2 缺页 页面的调进方法 预调方式 把将要用到的页面调入内存 请调方式 根据请求将需要的页机调入内存
电子科技大学计算机科学与工程学院
块的替换策略
最近最少使用法（LUR）
将没有使用时间最长的块替换出去。
LUR算法需要记录每个块的使用情况，对于2 路组相联映射需增加1位，对于4路组相联映射 需增加2位。
随机选择策略（Random）
随机选择一个块进行替换。
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
64-byte block size Write Through
L2 Cache:
128-byte block size Write Back
电子科技大学计算机科学与工程学院
Example: Caches in the Intel Nehalem
Per core: 32KB L1 I-cache, 32KB L1 D-cache, 512KB L2 cache
电子科技大学计算机科学与工程学院
软件的影响
大数据项时，快速排序不是一个好方法
电子科技大学计算机科学与工程学院
软件的影响
大数据项时，2种方式性能差减小
电子科技大学计算机科学与工程学院
软件的影响
快速排序较基数排序有 较少的Cache缺失
电子科技大学计算机科学与工程学院
软件的影响
缺失与存储器的存储模式有关
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
虚拟地址
31 虚拟页号 12 11 页内偏移
0
地址变换 29 虚拟页号 12 11 页内偏移 0
物理地址
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
映射过程
通过页表进行虚拟存储器-物理存储器映射
• 如果页在内存中：进行存取 • 如果页在磁盘中：缺页
电子科技大学计算机科学与工程学院
一个简单的cache
Cache的地址域
32位
标记位 索引位 块内偏移
18位
10位
4位
32-10-4 = 18
Cache有1024个块
块大小4字（16字节）
电子科技大学计算机科学与工程学院
接口信号
Read/Write Valid Address
32 32
Read/Write Valid Address Cache Write Data Read Data Ready
计算机组成与设计
硬件/软件接口
第 5章
大容量和高速度： 开发存储器层次结构
电子科技大学计算机科学与工程学院
5.3.3 替换块的选择
直接映射
没有选择的策略
组相联映射
首先选择组内空闲的块； 其次选择组内一个块替换；
全相联映射
首先在整个Cache内选择空闲的块； 其次在整个Cache内选择一个块替换；
一致性（coherence）的定义
通俗的定义
读操作时总是返回最近写 的值。
正式的定义
P写入X；P读X(之间无其它写操作) 读出的是最近写入的值 P1写入X，其他处理器与X相对应的cache
被更新
电子科技大学计算机科学与工程学院
一致性（coherence）的定义 P1写入X；P2写入X
0
0
CPU B reads X
CPU A writes 1 to X CPU B read X
0
1 1
0
0
0
Cache miss for X
1
1
电子科技大学计算机科学与工程学院
Example: Cache in the Pentium 4
L1 Trace:
decoded instr.
L1 Data :
物理内存的地址空间。
0 1 2 3 …
n
memory
电子科技大学计算机科学与工程学院
分页式存储器管理
虚拟地址
Memory
Disk
电子科技大学计算机科学与工程学院
虚拟地址到物理地址的转换
假设：
虚地址空间 大小：4GB = 232 页大小：4KB = 212
物理内存空间
大小：1GB = 230 页大小：4KB = 212
处理器
L1 Cache
L2 Cache
主存 Memory
L1-Cache位于CPU内
容量小，但速度快
L2-Cache为L1缺失服务
容量大，速度慢，但比主存快
主存为L2缺失服务
电子科技大学计算机科学与工程学院
术语
全局缺失率 – Global miss rate
在多级Cache的所有级中都缺失的那部分
由于预测哪些页面将要用到是比较困难的， 故多采用请调方式。
电子科技大学计算机科学与工程学院
5.4.2 缺页 页面的置换方法 最近最少使用策略(LUR)。 要完全准确地实现 (LUR)算法代价较大。 近似的方法：采用引用位(或使用位)
电子科技大学计算机科学与工程学院
关于页表的容量问题
设：
支持多处理器(核)共享一个物理地址空间
Time Event step 0 1 CPU A reads X CPU A’s cache 0 CPU B’s cache Memory 0 0
2 3
CPU B reads X CPU A writes 1 to X
0 1
0 0
0 1
电子科技大学计算机科学与工程学院
虚拟地址为32，页大小4KB，页表每一项4字节
减省页表容量的方法（同学自学） Page 311
电子科技大学计算机科学与工程学院
5.4.4 加快地址转换：TLB
由于页表放在主存中，因此程序每次访存最少
需要2次：
第1次访存：取得物理地址 每2次访存：取得数据
页表访问的局部性
设置一个特殊的cache，将页表的一部分放入其 中，这个放置页表的cache就称为快表（TLB）。
数据块进行写：
• 在总线上广播“写无效”信息
• 随后在另一个读cache缺失时更新
电子科技大学计算机科学与工程学院
Cache的原理
CPU activity
Bus activity
CPU A’s cache
CPU B’s cache
Memory 0
CPU A reads X
Cache miss for X Cache miss for X Invalidate for X
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
L1缺失、L2命中的缺失代价
L1缺失、L2未命中的缺失代价
有效CPI
电子科技大学计算机科学与工程学院
5.3.4 多级Cache结构减少缺失代价
L1-Cache 更关注命中时间
L2-Cache 更关注缺失率 命中时间对整体的影响较小 结论： L1 Cache容量通常较小 L1 Cache的块小于L2 Cache的块
电子科技大学计算机科学与工程学院
TLB的缺失 如果页表在内存中 将页表项调入TLB，然后重试 • 可以由硬件完成 • 也可以由软件完成
如果页表不在内存中(缺页) OS将页表 调入内存 重启快表缺失指令
电子科技大学计算机科学与工程学院
5.4.6 虚拟存储器的保护 虚拟存储器的重要功能：保护
电子科技大学计算机科学与工程学院
Cache 控制器的FSM
Cache命中 标识Cache就绪
有效的CPU请求
标记 比较
空闲
分配 从主存取1个 新cache块
主存就绪
主存 未就绪
写回 将旧cache块 写回主存
主存 未就绪
电子科技大学计算机科学与工程学院
5.8 并行与存储器层次结构：Cache的一致性