第5章 寄存器设计应用

数据对象
VHDL中凡是可以赋予一个值的对象都可称为数据对象。
数据对象有3类，即信号(SIGNAL)、变量(VARIABLE)和常量 (CONSTANT)。
在VHDL中，被定义的标识符必须确定为某类数据对象，同时还必 须被定义为某种数据类型。
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常量(Constant)说明
为一个常数名赋予一个固定的值，通常在程序开始前进行。 格式：CONSTANT 常数名：数据类型：=表达式 1、CONSTANT vcc:REAL:=5.0 2、CONSTANT daly :TIME:=100us 3、TYPE mem IS ARRAY (0 TO 2,7 DOWNTTO 0)OF STD_LOGIC;
VHDL描述的语言现象说明
4. 上升沿检测表式和信号属性函数EVENT
clk„EVENT
当0--1 或者 1 --0 其值为布尔值true，否则为false
clk„EVENT 表示clk有一个跳变 and clk=‟1„， 变后又测得clk为高电平'1„
两者相与(AND)后返回值为true 对信号clk的上升沿进行检测
格式：SIGNAL 信号名：数据类型 约束条件 表达式；
例：SIGNAL count :STD_LOGIC_VECTOR (3 DOWNTO 0)
ARCHITECTURE arc OF mux21a IS signal d,e:BIT; BEGIN d<= a AND (NOT s); e<= b AND s; y <= d OR e; END ARCHITECTURE arc ;
5. 不完整条件语句与时序电路
图4-5 例4-7的电路图（Synplify综合）
5. 不完整条件语句与时序电路 【例4-8】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
图4-6 例4-8的电路图（Synplify综合）
STD_LOGIC_ARITH
STD_LOGIC_UNSIGNED 由STD-LOGIC_VECTOR转换为INTEGER
STD_LOGIC与STD _LOGIC _VECTOR数据类型是VHDL语法以 外添加的数据类型，属于用户自定义数据类型。 由于经常使用，把常用数据类型放在一个库里。每个库包含多个包， 每个包又包含多个函数、过程、数据类型定义、信号定义、常数定 义、元件定义语句等。 STD_LOGIC与STD _LOGIC _VECTOR就包含在IEEE库的STD _LOGIC _1164包集合中。 实体说明前，最常用的说明语句为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; VHDL标准中规定标准库STD和工作库WORK是默认打开的，而 IEEE没有。
VHDL描述的语言现象说明
4. 上升沿检测表式和信号属性函数EVENT
如果clk的数据类型定义为STD_LOGIC，则在 时间段内，clk 从其数据类型允许的9种值中的任何一个值向另一值跳变，如由 ‘0‟变成‘1‟、由‘1‟变成‘0‟或由‘Z‟变成‘0‟，都认为发生了 事件 虽然STD_LOGIC一般只有‘0‟和‘1‟
5. 不完整条件语句与时序电路
【例4-7】 ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 > b1 THEN q1 <= '1' ; ELSIF a1 < b1 THEN q1 <= '0' ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ;
《CPLD与FPGA的应用》
第5章 寄存器设计应用
寄存器描述的VHDL程序
D触发器的描述
图4-4 D触发器
寄存器描述的VHDL程序
【例】 有Q1过渡，Q不用 LIBRARY IEEE ; BUFFER类型 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; BUFFER D : IN STD_LOGIC ; D Q Q : OUT STD_LOGIC ); END ; CLK ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN Q1 PROCESS (CLK,Q1) （双横 OUT BEGIN D Q IF CLK'EVENT AND CLK = '1' 线--是 注释符 THEN Q1 <= D ; CLK 号） END IF; END PROCESS ; Q <= Q1 ; --将内部的暂存数据向端口输出 END bhv;
VHDL描述的语言现象说明
上升沿检测表式和信号属性函数EVENT
CLK„EVEN词EVENT是信号属性函数，用来获得信号行为信息的函数称 为信号属性函数 <信号名>'EVENT “clk'EVENT”就是对clk标识符的信号在当前的一个极小的时间段 内发生事件的情况进行检测。所谓发生事件，就是clock在其数据类 型的取值范围内发生变化，从一种取值转变到另一种取值（或电平方 式）。
CONSTANT romdata :mem:=((„0‟,„0‟,‟,„0‟,„0‟,„0‟,„0‟,„0‟,„0‟), („0‟,„1‟,‟,„1‟,„1‟,„0‟,„0‟,„0‟,„1‟), („1‟,„1‟,‟,„1‟,„1‟,„1‟,„1‟,„1‟,„1‟))；
2
变量(Variable)说明
实现时序电路的不同表述
【例】 ... PROCESS (CLK) BEGIN IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0') THEN Q <= D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ;
实现时序电路的不同表述
VHDL描述的语言现象说明
3. 信号定义和数据对象
信号定义
SIGNAL Q1：STD_LOGIC； 表示在描述的器件DFF1内部定义标识符Q1的数据对象为 信号SIGNAL，其数据类型为STD_LOGIC。 由于Q1被定义为器件的内部节点信号，数据的进出不像 端口信号那样受限制，所以不必定义其端口模式(如IN、OUT 等)。 定义Q1的目的是为了在设计更大的电路时使用由此引入 的时序电路的信号，这是一种常用的时序电路设计的方式。 有Q1过渡，Q不用BUFFER类型。
VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC
BIT数据类型定义： TYPE BIT IS('0','1'); --只有两种取值 STD_LOGIC数据类型定义：
TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-');
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bcdadder IS
PORT (op1,op2:IN integer RANGE 0 TO 9;
result :OUT integer RANGE 0 to 31 ); END bcdadder; 定义一个常量，整 数型，值为6
USE 库名.程序包名.ALL；
LIBRARY <设计库名>; USE < 设计库名>.<程序包名>.ALL ; LIBRARY WORK ; LIBRARY STD ; USE STD.STANDARD.ALL ;
常用预定义程序包有以下四个： （1）STD_LOGIC_1164程序包 （2）STD_LOGIC_ARITH程序包 （3）STD_LOGIC_SIGNED程序包 （4）STD_LOGIC_UNSIGNED程序包
‟LAST_VALUE 信号属性函数，它表示最近一次事件发生前的值。
CLK„EVENT
AND
CLK=‟1„ AND CLK‟LAST_VALUE=„0‟
保证了CLK在 时刻内的跳变确实是从'0'变到'1'的。
CLK„EVENT
AND
CLK=‟0„ AND CLK‟LAST_VALUE=„1‟
保证了CLK在 时刻内的跳变确实是从‘1'变到‘0'的。
库
库是专门用于存放预先编译好的程序包的地方，对应一个文件目录， 程序包的文件就放在此目录中，其功能相当于共享资源的仓库，所有已 完成的设计资源只有存入某个“库”内才可以被其他实体共享。常用的 库有IEEE库、STD库和WORK库。
LIBRARY 库名 ；
程序包
程序包是用VHDL语言编写的一段程序，可以供其他设计单元调用 和共享，相当于公用的“工具箱”，各种数据类型、子程序等一旦放入 了程序包，就成为共享的“工具”，类似于C语言的头文件，使用它可 以减少代码的输入量，使程序结构清晰。程序包分为包头和包体两部分。
BEGIN IF bin>9 THEN tmp:=adj; ELSE tmp:=0; END IF; result<= bin+tmp; END PROCESS;