数字电路与系统第二章-1
数字逻辑与数字系统设计第2-3章客观题
（）1、数字电路又称为开关电路、逻辑电路。
答案：正确（）2、二极管、三极管、场效应管是常用的开关元件。
答案：正确（）3、最基本的逻辑关系是：与、或、非。
答案：正确（）4、高电平用0表示，低电平用1表示，称为正逻辑。
答案：错误（）5、TTL型门电路比CMS型门电路开关速度快。
答案：正确（）6、逻辑表达式是逻辑函数常用的表示方法。
答案：正确（）7、用真值表表示逻辑函数，缺乏直观性。
答案：错误（）8、逻辑图是最接近实际的电路图。
答案：正确（）9、由真值表得到的逻辑函数一般都要经过化简。
答案：正确（）10、组合电路的特点是：任意时刻的输出与电路的原状态有关。
答案：错误（）11、1+A＝1答案：正确（）12、AB+A＝A（）13、将实际问题转换成逻辑问题第一步是要先写出逻辑函数表达式。
答案：错误14、异或函数与同或函数在逻辑上互为反函数。
（对）每个最小项都是各变量相“与”构成的，即n个变量的最小项含有n个因子。
（对）15、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
（错）16、逻辑函数F=A B+A B+B C+B C已是最简与或表达式。
（错）17、利用约束项化简时，将全部约束项都画入卡诺图，可得到函数的最简形式。
（错）18、卡诺图中为1的方格均表示逻辑函数的一个最小项。
（对）19、在逻辑运算中，“与”逻辑的符号级别最高。
（错）20、标准与或式和最简与或式的概念相同。
（对）21、数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。
（对）22、格雷码具有任何相邻码只有一位码元不同的特性。
（对）23、所有的集成逻辑门，其输入端子均为两个或两个以上。
（错）24、根据逻辑功能可知，异或门的反是同或门。
（对）25、逻辑门电路是数字逻辑电路中的最基本单元。
（对）26、TTL和CMOS两种集成电路与非门，其闲置输入端都可以悬空处理。
（错）27、74LS系列产品是TTL集成电路的主流，应用最为广泛。
(数字电子技术基础)第2章. 门电路
• 小规模集成电路(SSI-Small Scale 小规模集成电路(SSI(SSI Integration)， 每片组件内包含10~100 10~100个元件 Integration)， 每片组件内包含10~100个元件 10~20个等效门 个等效门) (或10~20个等效门)。 • 中规模集成电路(MSI-Medium Scale 中规模集成电路(MSI (MSIIntegration)，每片组件内含100~1000 100~1000个元件 Integration)，每片组件内含100~1000个元件 20~100个等效门 个等效门) (或20~100个等效门)。 • 大规模集成电路(LSI-Large Scale 大规模集成电路(LSI (LSIIntegration)， 每片组件内含1000~100 000个 Integration)， 每片组件内含1000~100 000个 元件( 100~1000个等效门 个等效门) 元件(或100~1000个等效门)。 • 超大规模集成电路(VLSI-Very Large Scale 超大规模集成电路(VLSI (VLSIIntegration)， 每片组件内含100 000个元件 Integration)， 每片组件内含100 000个元件 1000个以上等效门 个以上等效门) (或1000个以上等效门)。
•
+5V
R1
T1
T5 R3
•
（2-30）
前级
后级
灌电流的计算
饱和
I OL
5 − T5压降 − T1的be结压降 = R1
5 − 0.3 − 0.7 ≈ 1.4mA = 3
（2-31）
关于电流的技术参数
名称及符号 输入低电平电流 IiL 输入高电平电流 IiH IOL 及其极限 IOL（max） IOH 及其极限 IOH (max) 含义 输入为低电平时流入输 入端的电流-1 入端的电流 .4mA。 。 输入为高电平时流入输 入端的电流几十 几十μ 。 入端的电流几十μA。 当 IOL> IOL(max)时，输出 不再是低电平。 不再是低电平。 当 IOH >IOH(max)时， 输出 不再是高电平。 不再是高电平。
(整理)集成电路原理学习指南-第二版
沟道等效电阻
（1）与W/L反比，
（2）与电压有关，
（3）VDD大的时候较小（饱和工作区）
（4）VDD接近Vt的时候急剧增大
（5）一般使用工作区平均电阻
掌握
3.18
电阻的近似
平均电阻，并估算其误差（保守估计还是过估计）
掌握
3.19
结构电容
栅电容，覆盖电容
掌握
3.20
沟道电容
在不同工作区域的变化和原因，在阈值附近最小
f=Cext/Cint=Cext/γCg，尺寸决定电容，所以也是扇出尺寸，为工艺决定的系数，代表自电容与栅电容的关系
掌握
5.13
反相器链的最优尺寸设计
每一级为前后级的几何平均
扇出系数公式（5.35），公式（5.36）
掌握
5.14
最佳等效扇出
图5.21（pp 152），一般取4
掌握
5.15
上升下降时间对延时的影响
了解
3.26
电容估算
（1）栅电容，扩散电容大致相当（定义单位NMOS和PMOS的栅电容为C）
（2）它们随沟道宽度等比增加（kC）
（3）最小晶体管C值可初略估计为1fF/um宽度（65nm工艺，宽0.1um晶体管的C值约为0.1fF）
[Weste，4.3.2]
掌握
第四章导线
序号
概念
知识点和关键词
掌握程度
掌握
3.13
MOS IV特性
画出IV图，标出工作区，图3.24（pp 74）
掌握并会定性画图
3.14
手工分析的局限
在电阻区和过度区之间的区域偏差较大
了解
3.15
设计测试点验证IV
知道晶体管几个端口的电压，固定哪个，量哪个电流，可以提取以上列出的某个参数。
数字电路与系统答案(丁志杰)
第一章习题1-1 例1.2.12中转换前后两个数的绝对值哪个大？为什么？答：转换前大。
因为转换后舍去了后边的小数位。
1-2 将下列二进制数分别转换为八进制数、十六进制数和十进制数。
11001101.101，10010011.1111解：(11001101.101)2 =(11 001 101.101)2= ( 315.5)8=(1100 1101.1010)2 =( CD.A)16=(128+64+8+4+1+0.5+0.125)10=(205.625)10(10010011.1111)2 =(1001 0011.1111)2= (93.F)16=(10 010 011.111 100)2 =( 223.74)8=(128+16+2+1+0.5+0.25+0.125+0.0625)10=(147.9375)101-3 将下列十进制数转换为二进制、八进制和十六进制数。
121.56，73.85解：1. 0Å1Å3Å7Å15Å30Å60Å121 0.56Æ0.12Æ0.24Æ0.48Æ0.96Æ0.921 1 1 1 0 0 1 1 0 0 0 1所以：（121.56）10=(1111001.10001)2=(171.42)8=(79.88)162. 0Å1Å2Å4Å9Å18Å36Å73 0.85Æ0.7Æ0.4Æ0.8Æ0.6Æ0.2Æ0.41 0 0 1 0 0 1 1 1 0 1 1 0（73.85）10=(1001001.11011)2=(111.66)8=(49.D8)161-4 将下列十六进制数转换为二进制、八进制和十进制数。
89.0F，E5.CD解：(89.0F)16=(10001001.00001111)2=(211.036)8=(8*16+9+15/256)10=(137. 0.05859375)10 1-5 试求例1.2.17的转换误差，比较例1.2.12的转换误差，哪个大？为什么？答：例1.2.12的误差大。
数字电路与系统设计课后习题答案
1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10
解:结果都为(FF)16
1、8转换下列各数,要求转换后保持原精度:
解:(1、125)10=(1、0010000000)10——小数点后至少取10位
(0010 1011 0010)2421BCD=(11111100)2
A-B=(90)10-(47)10=(43)10
C×D=(84)10×(6)10=(504)10
C÷D=(84)10÷(6)10=(14)10
两种算法结果相同。
1、11试用8421BCD码完成下列十进制数的运算。
解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13
(2)9+8=(1001)8421BCD+(1000)8421BCD=1 0001+0110=(1 0111)8421BCD=17
（3）58+27=(0101 1000)8421BCD+(0010 0111)8421BCD=0111 1111+0110=(1000 0101)8421BCD=85
(4)9-3=(1001)8421BCD-(0011)8421BCD=(0110)8421BCD=6
1、1将下列各式写成按权展开式:
(352、6)10=3×102+5×101+2×100+6×10-1
(101、101)2=1×22+1×20+1×2-1+1×2-3
(54、6)8=5×81+54×80+6×8-1
《数字电子技术》教学课件(高教社) 第二章 门电路与组合逻辑电路 2.2.2知识点：CMOS门电路-教学文稿
3. CMOS电路的正确使用
（3）CMOS传输门组成的双向模拟开关 • 为了使输入保护电路电流容量不超限（一般为lmA），在可能出现较大输入 电流的场合，应采取以下保护措施： 3）在输入端接有长线时，可能因分布电容、分布电容产生寄生振荡，亦应 在长线与输入端之间加限流电阻，其阻值可按UDD/lmA计算，如图所示：
3. CMOS电路的正确使用
（3）CMOS传输门组成的双向模拟开关 • 为了使输入保护电路电流容量不超限（一般为lmA），在可能出现较大输入 电流的场合，应采取以下保护措施： 1）在输入端接低内阻信号源时，应在输入端与信号源之间串大限流电阻， 以保证输入保护二极管导通时，电流不超过lmA。 2）在输入端接有大电容时，应在输入端与电容之间接保护电阻RP，其阻值 可按UC/1mA计算。此处UC为电容上的电压(单位为V)。如图
高等职业教育数字化学习中心
电单工电击子此技处术 编辑母版标题样式
主 讲：
单击此处编辑母版标题样式
讲授内容
第二章：门电路与组合逻辑电路 知识点 CMOS门电路
1. 常用CMOS逻辑门
（1）CMOS非门电路
负载管 P 沟道 +UDD
GS
T2
A
D
Y
T1
GS 驱动管 N 沟道
Y= A
A= 1 时，T1导通， T2截止，Y = 0 PMOS管
3. CMOS电路的正确使用
（3）CMOS传输门组成的双向模拟开关 • 因为CMOS电路存在寄生三极管效应而产生的锁定效应，使其在电源电压 UDD超限、UI超限和UO超限时不能正常工作，所以首先应保证电源电压的波动 不超过限度，输入、输出电压不超过电源电压的范围。还可以采取以下的防护 措施： 2）在电源输入端UDD处加去耦电路，如图2-21所示，以确保UDD可能出现的 瞬间高压得到缓解。
逻辑函数的基本运算与定律
数字电路与系统东南大学信息科学与工程学院第二章逻辑函数及其简化基本逻辑运算常用复合逻辑运算逻辑代数的基本定律逻辑代数的基本规则逻辑代数的常用公式逻辑函数及其描述方法逻辑函数的简化二值逻辑◆逻辑代数是用来处理命题之间逻辑关系的代数系统；◆在逻辑代数中，命题可以用逻辑变量代表；命题之间的逻辑关系，用逻辑函数表示；◆在数字电路中，信息用二进制表示，因此在这里只研究二值逻辑；◆逻辑代数又称布尔代数，开关代数。
在这里，是一个由逻辑变量真假（或取值0，1 ）、以及用“与”、“或”、“非”3种基本运算构成的代数系统。
◆对于二值逻辑，任何逻辑命题只有真（True)和假（False) 两个可能；◆逻辑变量是一种二值变量。
仅取0、1（或者真、假）两种逻辑值◆逻辑变量的真和假称为逻辑真值，用数码1和0表示，1代表逻辑真，而0表示逻辑假。
◆逻辑代数中的1和0是逻辑常量，它们不具备数的性质，无大、小、正、负之分，仅仅表示真、假两个相反的逻辑状态；◆数字电路中的两种状态，可以用二值逻辑表示；◆逻辑代数的三种基本逻辑运算：非(NOT)、与(AND)、或(OR)非逻辑和非运算◆“若前提为真，结论则为假，若前提为假，结论反而为真”，这样的逻辑关系称为非逻辑。
电路状态表开关A灯L断亮通灭实例电路A0110真值表非门符号与逻辑和与运算◆“所有前提皆为真，结论才为真”，这种逻辑关系称为与逻辑；◆与逻辑表明只有当所有前提条件均具备时，结论命题才为真；开关A 开关B 灯L 断断灭断通灭通断灭通通亮电路实例状态表AB L=A•B 000010100111真值表与门符号或逻辑和或运算◆“若一个或一个以上前提为真，则结论为真”，这样的逻辑关系称为或逻辑；开关A 开关B 灯L 断断灭断通亮通断亮通通亮电路实例状态表A B L=A+B 000011101111真值表或门符号2.1 基本逻辑运算― 或逻辑和或运算逻辑运算的优先级和逻辑运算的完备集◆三种基本逻辑运算如在逻辑运算式中同时出现时，其优先顺序由高到低为：非运算、与运算、或运算；◆若需要更改运算次序，可以通过加括号实现；◆一个代数系统，如果仅用它所定义的运算中的某一组就能实现所有的运算，则这一组运算是完备的，称为完备集；◆任何复杂的逻辑运算，都可以由与、或、非三种基本逻辑运算组合来实现的，所以逻辑运算{与，或，非}是一个完备集；三种基本逻辑电路的符号国标GB4728.12-85、美国MIL-STD-806B、原部颁标准SJ1223-772.2 常用的复合逻辑运算在基本逻辑运算的基础上，通过多种基本逻辑运算的组合定义了与非、或非、与或非、异或和同或这几种新的逻辑运算，称为复合逻辑运算。
数字逻辑第2章-逻辑代数
例如：
Y AB CDE
Y A B C D E
Y AB C
Y ( A B )(C D E)
（B A） B
证明:由于（A B ） （A B） （A B A） B
A （B B）
A 1
1
而且（A B ） （A B） A B A A B B
00
0 所以，根据公理 5的唯一性可得到:
A B A B
A A
定理6：反演律
A B A B
A B A B
定理7：还原律
A B A B A ( A B ) ( A B ) A
定理8：冗余律
AB A C BC AB A C
( A B)(A C)(B C) ( A B)(A C)
A B B A 交换律： A B B A
公理2
( A B) C A ( B C ) 结合律： ( A B) C A ( B C )
公理3
公理4
A (B C) A B A C 分配律： A B C ( A B) ( A C )*
判断两个逻辑函数是否相等，通常有两种方法。
①列出输入变量所有可能的取值组合，并按逻 辑运算法则计算出各种输入取值下两个逻辑 函数的相应值，然后进行比较。
②用逻辑代数的公理、定律和规则进行证明。
2.2 逻辑代数的基本定理和重要规则
数字电路与系统设计实验
第二章 实验基本仪器
数字系统设计实验所需设备有： 直流稳压电源，示波器，基于CPLD的 数字电路实验系统，万用表，信号源， 计算机。
一、直流稳压电源
二、示波器
示波器是一种用来测量电信号波形的 电子仪器。用示波器能够观察电信号 波形，测量电信号的电压大小，周期 信号的频率和周期大小。双踪示波器 能够同时观察两路电信号波形。
能块相对集中地排列器件 3.布线顺序 VCC，GND，输入/输出，控制线 4. 仪器检测（电源，示波器，信号源） 5.实验 测试、调试与记录
6.撰写实验总结报告
(1)实验内容 (2)实验目的 (3)实验设备 (4)实验方法与手段 (5)实验原理图 (6)实验现象（结果）记录分析 (7)实验结论与体会
（（(四三一）)）、、、实实验实验目验的提内示容
•• １１..注测１意试.掌被T握T测LT器T器L件、件H７的CT４引和Ｌ脚HＳ７C器０和件４引的一脚传个输１特非４性门分。的别传接输地特和 十性5。Ｖ２。.掌握万用表的使用方法。
•• •
(２连为输２３特二.接 被 入)..性将测测、１２３到 测 电。实试 试...被 非 压六六六验验HH反反反测 门 值所CC台相相相T器用非 的 。上器器器器件器门输４件７７７件７的入.４４４７７４输电ＬＨＨ４ＫＨ入压ＳＣＣＨΩＣ００Ｔ端。电Ｃ４４００，旋位Ｔ片片４４转R器０片T一电LR４的个T位一L输非的器个出门电改非端的压变门电传输非的压输出门传作特端的输性。
四、数字电路测试及故障查找、排除
1.数字电路测试
数字电路静态测试指的是给定数字电路若干组静态输 入值，测定数字电路的输出值是否正确。
数字集成电路设计与系统分析答案
懂得1、Please illustrate the meaning of its voltage transfer characteristic to a logic gate, and describe the static behaviors showed in the voltage transfer characteristic curves.The electrical function of a gate is best expressed by its voltage transfer characteristic (VTC),which plots the output voltage as a function of the input voltage Vout=f(Vin).The high and low nominal voltage Voh and Vol;The gate or switching threshold voltage Vm,that is define as Vm=f(Vm)(The gate threshold voltage presents the midpoint of the switching characteristics,which is obtained when the output of a gate is short circuited to the input);The high and low input voltage Vih and Vil are defined by the point where the gain (=dVout/dVin)of the VTC equals -12、Please draw the voltage transfer characteristic curve of the inverter and label the static operation points in the VTC.3、Please describe the definition of noise margin and its physical significance(物理意义), then draw the figure of definition of noise margins.The noise margins represent the levels of noise that can be sustained(所允许的) when gates are cascaded. A measure of the sensitivity of a gate to noise is given by the noise margins NML(noise margin low) and NMH(noise margin high), which quantize the size of the legal “0” and “1”, respectively, and set a fixed maximum threshold on the noise value4、Please describe the meaning of the regenerative property and the conditions of a gate with regenerative property.A gate with regenerative property ensures that a disturbed signal converges back to a nominal voltage level after passing through a number of logical stages. The VTC should have a transient region (or undefined region) with a gain greater than 1 in absolute value, bordered by the two legal zones, where the gain should be less than 1 in absolute value5、What are the definitions of the fan-out and fan-in properties?The number that can be driven is termed the fan-out of circuit, that denotes the number of load gates N that are connected to the output of the driving gate. The fan-in of a gate is defined as the number of independent input nodes to the gate.6、How to describe the performance of a digital IC? Please illustrate the parameters used to characterize the transient performance of a logic family, and draw the associated figure of the definition of these parP ropagation delay time and rise/fall time can be used to characterize the transient performance of a logic family .Propagation delay time of a gate expresses the delay experienced by a signal when passing through a gate,which represent how quickly the gate responds to the changes at its inputs.Rise/fall time express how fast a signal transits between the different levels. Propagation delay time is defined as the period between the 50%transition points of the input and output signals.Rise/fall time is defined as the period between the 10% and 90% points of the total voltage transition at the output waveforms.1、Illustrate the basic structure and simple operation principle of MOS transistor.Four terminals:source, drain, gate, body; Vertical Structure: gate electrode, insulator, semiconductor substrate; Horizontal Structure: source region, channel region, drain region2、Illustrate the basic function of each terminal of MOS device, and describe the general terminal connections of NMOS and PMOS transistor, respectively.The source and the drain are the electrodes conducting the current. The gate electrode is thecontrolling terminal. The function of the body is secondaryIn NMOS devices, the source is defined as the n+ region which has a lower potential(电势) than the other n+ region, the drain. The source is the terminal with the higher potential in PMOS devices, The body is generally connected to a DC supply that is identical for all devices of the same type (GND for NMOS, VDD for PMOS).3、What does the transition (or input) characteristic of MOS transistor mean? And what conclusions we can find from the characteristic curve?It describes the relationship between the gate-source voltage and the drain-source current with the certain drain-source voltage .When the gate-source voltage is less than the threshold voltage, the conducting current is zero, that is, the NMOS transistor is in cutoff operation. When is larger than, the NMOS transistor is on.4、What does the current-voltage (or output) characteristic of MOS transistor mean? And what conclusions we can find from the I-V characteristic curve?.It describes the relationship between the drain-source voltage and the drain-source current with a certain gate-source voltageVgs > Vt , 0<VDS <VGS -VT : Linear modeThe inversion layer forms a continuous current path between the source and the drain.A drain current proportional to Vds will flow from the drain to the source through the conducting channel. The channel region acts as a voltage-controlled linear resister.5、Describe the operation modes of NMOS and PMOS transistors respectively, and define the corresponding ideal current equations.1、Explain the channel-length modulation, sub-threshold conduction, short-channel effect and narrow-channel effect. And illustrate their corresponding chief impacts on the device.This simple current equation prescribes a linear drain-bias dependence for the current in MOS transistors, determined by the empirical model parameter λ, called the channel-length modulation coefficientOne typical condition, which is due to the two-dimensional nature of channel current flow, is the sub-threshold conduction in small-geometry MOS transistors.As a working definition, a MOS transistor is called a short-channel device if its channel length is on the same order of magnitude as the depletion region thicknesses of the source and drain junctions.The short-channel effects that arise in this case are attributed to two physical phenomena: the limitations imposed on electron drift characteristics in the channel; the modification of the threshold voltage due to the shortening channel lengthMOS transistor that have channel widths on the same order of magnitude as the maxium depletion region thickness are defined as narrow channel devices.For MOSFET with small channel widths,the actual threshold voltage increases as a result of this extra depletion charge of the fringe depletion region.This fact is called narrow channel effect.2、Describe the three main components of the load capacitanceCL, when a logic gate is driving other fan-out gates. And sketch the capacitance model of NMOS transistor.Gate capacitances (of other inputs connected to out)Diffusion(or junction) capacitances (of drain/source regions)Routing capacitances (output to other inputs)1,Describe the basic structure and operation of a static CMOS inverter. Then draw theassociated transistor schematicThis structure consists of an enhancement-type NMOS transistor and an enhancement-type PMOS transistor, operating in complementary mode. So this configuration is called Complementary MOS (CMOS). The gate terminals of the PMOS and NMOS transistors are connected to form the inverter input. The drain terminals of the PMOS and NMOS transistors are connected to form the inverter output. The source and the substrate of the NMOS transistor are connected to the ground, while the source and body of PMOS transistor are connected to VDD The circuit topology is complementary push-pull in the sense that: For high input the NMOS transistor drives (pulls down) the output node while the PMOS transistor acts as the load, and for low input the PMOS transistor drives (pulls up) the output node while the NMOS transistor acts as the load.When the input is at VDD: The NMOS is on (conducting) while the PMOS is off (cut-off). A direct path exists between Vout and the ground node, resulting in a steady-state value of 0V at the output. When the input is at ground:The NMOS is off while the PMOS is on. A direct path exists between VDD and Vout, yielding a high output voltage (equal to VDD).Static CMOS logic:structure:The static CMOS style is really an extension of the static CMOS inverter to multiple inputs. A logic function in static CMOS must be implemented in both NMOS and PMOS transistors. It is the combination of the pull-up network(PUN) and the pull-down network(PDN). Each input always connects to PUN and PDN simultaneously. The function of the PUN is to provide a connection between the output and VDD anytime the output of the logic gate is meant to be 1 (based on the inputs). The function of the PDN is to connect the output to VSS when the output of the logic gate is meant to be 0.Opreation: The pull-down net should be “on” when the pull-up net is “off” and vice versa. For any given input combination, the output is connected either to VDD or to ground via a low-resistance path. A DC current path between the VDD and ground is not established for any of the input combinations. With the complementary nature of NMOS and PMOS, the pull-up or the pull-down is “on” alternately to implement the logic operation.Discuss the main problems for high fan-in static CMOS gates and the associated techniques for fast complex gates.tpHL = 0.69 Reqn(C1+2C2+3C3+4CL); Propagation delay deteriorates(恶化) rapidly as a function of fan-in quadratically in the worst case, Gates with a fan-in greater than 4 become excessively slow and must be avoided.tPLH increases linearly due to the linearly increasing value of the diffusion capacitance;tPHL increase quadratically due to the simultaneous increase the resistance and internal capacitance in serial part.Transistor sizing: as long as fan-out capacitance dominatesProgressive transistor sizing: This approach reduces the dominant resistance, while keeping the increase in capacitance within boundsTransfer gate:Configuration:The source and drain nodes serve as inputs and outputs, while the gate node serves as the control input, the body node is connected to the power/ground Operation: For NMOS transfer gate,it turns on while the gate control terminal goes high, and the input signal will be delivered to the output node; it turns off while the gate control terminal goes low, and the output node will be impedance.CMOS transmission gate:Configuration: The CMOS transmission gate consists of one NMOS and one PMOS transistor, with the source and drain connected in parallel; The gate voltages appliedto these two transistors are also set to be complementary signals. The substrate terminal of the NMOS transistor is connected to ground and the substrate terminal of the PMOS transistor is connected to Vdd.Operation: If the control signal C is logic-high (equal to Vdd), then both transistors are turned on and provide a low-resistance current path between the input and output nodes. If the control signal C is logic-low, then both transistors will be off, and the path between the input and output nodes will be in the high-impedance state. The weakness of one device is overcome by the strength of the other device, whether the output is transmitting a high or low value. This is a clear advantage of the CMOS transfer gate over the single transistor counterpart.DCVLS:Operation: Assume now that, for a given set of inputs, PDN1 conducts while PDN2 does not, and that Out and out are initially high and low, respectively. Turning on PDN1: Causes Out to be pulled down (below VDD−|VTP |); Out is in a high impedance state, as M2 and PDN2 are both turned off. At the point M2 turns on and starts charging out非to VDD — eventually turning off M1; This in turn enables Out to discharge all the way to GND.XOR/XNOR: When the signals A and B have the same values, there is one conducting path either AB or A非B非; Then the output F is pulled down;At the same time, the other pull-down paths connected to the F非are both turned off. When F is pulled down below VDD−|VTP |, M2 t urns on and starts charging F非to VDD —eventually turning off M1 and pulling down F to Gnd. When the signals A and B have the different values, there is one conducting path either AB非or A非B; Then the output F非is pulled down; At the same time, the other pull-down paths connected to the F are both turned off. When F非is pulled down below VDD−|VTP |, M1 turns on and starts charging F to VDD —eventually turning off M2 and pulling down F非to Gnd.Precharge-Evaluate dynamic CMOS:Operation: Precharge (when the clock signal Φ= 0)：The PMOS precharge transistor MP is conducting while the complementary NMOS transistor MN is off. The output load capacitance is precharged to VDD by MP, then VOH=VDD；The input voltages have no influence yet upon the output level since the complementary NMOS transistor MN is off. Evaluate (when the clock signal Φ=1)：The precharge transistor MP turns off while the NMOS evaluate transistor MN turns on. The output node voltage may now remain at the logic-high level or drop to a logic low, depending on the input voltage levels: If the input signals create a conducting path between the output node and the ground, PDN is on, and the output capacitance will discharge toward VOL=0;Otherwise, when PDN is off, the output voltage remains at VOH= VDD.Domino dynamic CMOS logic:When Φ=0, during precharge: The output of the n-type dynamic gate is charged up to VDD, and the output of the inverter is set to 0. When Φ=1, during evaluation: The dynamic gate conditionally discharges, and there are two possibilities: The output node of the dynamic CMOS stage is either discharged to a low level through the NMOS circuitry (1 to 0 transition), or it remains high. Consequently, the inverter output voltage can also make at most one transition during the evaluation phase, from 0 to 1.TSPC dynamic CMOS logic:Configuration:If one constrains a NORA stage to have only n-precharge gates, and not static gates, then a p-channel transistor can be eliminated from the clocked latch; The dynamic circuit technique to be presented in that it uses only one-phase clock signal, so no clock skew problem exists. The NORA design style can be simplified so that a single clock is sufficient. For the doubled n-C2MOS latch, when φ= 1, the latch is in the transparent evaluate mode and corresponds to 2 cascaded inverters (non-inverting); For the doubled n-C2MOS latch, when φ= 0, both inverters are disabled (hold mode) -- only the pull-up network is still active.Pipelined NORA dynamic CMOS system:Configuration: Consists of an np-CMOS logic sequence and a clocked CMOS output buffer; A pipelined system can be constructed by simply cascading alternating φ-section and φ -section, meaning that evaluation occurs during active φ and φ respectively;Operation:φ=0, during hold mode :N block performs the precharge operation and pulls node Out1 up to VDD through the p-type device Mp1, while p block performs the discharge operation and pulls the node Out2 down to zero through the n-type device Mn2; The clocked CMOS latch will not be in operation and the previous output voltage will be stored on the output load capacitor CL. φ=1, during evaluate mode:All cascaded NMOS and PMOS blocks evaluate output levels one after the other, and then the signal Out2 will be inversed to the output node by the clocked CMOS latch in operation;Operation Mode: Evaluate―Hold: All logic stages perform the precharge-discharge operation when the clock is high, and all stages evaluate output levels when the clock is low. Therefore, wewill call this circuit a section, meaning that evaluation occurs during active .Clocked CMOS dynamic circuit:Basic Structure:A pair of PMOS and NMOS transistors controlled by the complementary clock signals are cascaded in the pullup and pulldown paths of the static CMOS gate, respectively, then a CMOS logic gate can be synchronized with a clock. Operation: φ=1, during evaluation mode：The transistors Mp1 and Mp2 are both turned on, then this gate can evaluate normally as a CMOS inverter to generate the logic output In非; φ=0 , during hold mode: Both transistors Mp1 and Mp2 are off, decoupling the output from the input. The CMOS circuit cannot conduct and evaluate, then the output Q retains its previous value stored on the output capacitor CL.Sequential logic:Virtually all useful systems require storage of state information, leading to another class of circuits called sequential logic circuits. In these circuits, the output not only depends upon the current values of the inputs, but also upon preceding output values. In other words, a sequential circuit remembers some of the past history of the system; A sequential circuit consists of a combinational circuit and a memory block in the feedback loop.Combination logic:In all logic circuits described so far, the output is directly related to the input. Typically, there are no feedback loops between the output and the input in these circuits (also classified as non-regenerative circuits), so the outputs are always a logical combination of the inputs. As a class, these circuits are known as combinational logic circuits. Combinational logic circuits, described earlier, have the property that the output of a logic block is only a function of the current input values, assuming that enough time has elapsed for the logic gates to settle. Static storage:preserve state as long as the power is on;are built using positive feedback or regeneration with an intentional connection between the output and the input;useful when updates are infrequent (clock gating)Dynamic storage:store state on parasitic capacitors;only hold state for short periods of time (milliseconds);require periodic refresh to annihilate charge leakage;usually simpler, so higher speed and lower power;useful in datapath circuits that require high performance levels and are periodically clockedLatch: level sensitive circuit that passes inputs to Q when the clock is high (or low);input sampledon the falling edge of the clock is held stable when clock is low (or high)Register or Flip-flops (edge-triggered): edge sensitive circuits that only sample the inputs on a clock transitionpositive edge-triggered: 0- 1negative edge-triggered: 1 -0built using latches (e.g., master-slave flip-flops)。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字电子技术基础ppt课件
R
vo K合------vo=0, 输出低电平
vi
K
只要能判
可用三极管 代替
断高低电 平即可
在数字电路中，一般用高电平代表1、低 电平代表0，即所谓的正逻辑系统。
2.2.2 二极管与门
VCC
A
D1
FY
B
D2
二极管与门
A
B
【 】 内容 回顾
AB Y 00 0 01 0 100 11 1
&
Y
2.2.2 二极管或门
一般TTL门的扇出系数为10。
三、输入端负载特性
输入端 “1”,“0”？
A
ui
RP
R1 b1
c1
T1
D1
•
R2
•
T2
•
R3
VCC
•
R4
T4 D2
•
Y
T5
•
简化电路
R1
VCC
ui
A ui
T1
be
RP
2
be 0
RP
5
RP较小时
ui
RP RP R1
(Vcc Von )
当RP<<R1时, ui ∝ RP
•
R4
T4 D2
•
Y
T5
•
TTL非门的内部结构
•
R1
R2
A
b1 c1
T1
•
T2
D1
•
R3
VCC
•
R4
T4 D2
•
Y
T5
•
前级输出为 高电平时
•
R2
R4
VCC
T4 D2
《数字逻辑与数字系统》课件第二章 组合逻辑课后习题答案
第二章 组合逻辑1. 分析图中所示的逻辑电路，写出表达式并进行化简BF = AB + B = ABA F = AB BABC CABC = AB + AC + BC + BC = AB + BC + BC2. 分析下图所示逻辑电路，其中S3、S2、S1、S0为控制输入端，列出真值表，说明 F 与 A 、B 的关系。
F1=1S B BS A ++ F2=32S B A ABS +F=F 1F 2=1S B BS A ++3. 分析下图所示逻辑电路，列出真值表，说明其逻辑功能。
解：F1=C B BC A C AB C B A +++=ABC C B A ABC C B A C B A +⊕=++)(真值表如下：A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111当B ≠C 时， F1=A 当B=C=1时， F1=A 当B=C=0时， F1=0裁判判决电路，A 为主裁判，在A 同意的前提下，只要有一位副裁判（B ，C ）同意，成绩就有效。
F2=AC BC AB C A C B B A ++=++真值表如下：A B C F 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100001111当A 、B 、C 三个变量中有两个及两个以上同时为“1”时，F2 = 1 。
4.图所示为数据总线上的一种判零电路，写出F 的逻辑表达式，说明该电路的逻辑功能。
解：F=1514131211109876543210A A A A A A A A A A A A A A A A +++只有当变量A0~A15全为0时，F = 1；否则，F = 0。
因此，电路的功能是判断变量是否全部为逻辑“0”。
5. 分析下图所示逻辑电路，列出真值表，说明其逻辑功能解： 301201101001X A A X A A X A A X A A F +++= 真值表如下：因此，这是一个四选一的选择器。
第二章逻辑门电路_数字逻辑与系统
第二章逻辑门电路逻辑门是组成数字电路的基本单元，集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。
常用的双极型逻辑门电路有以下几类：①晶体管 -晶体管逻辑电路（Transistor - Transistor Logic），简称TTL电路。
②射极耦合逻辑电路（Emitter Coupled Logic），简称ECL电路。
③集成注入逻辑电路（Integrated Injection Logic），简称I2L电路。
④高阈值逻辑电路(High Threshold Logic),简称HTL电路。
常用的MOS逻辑门电路有：NMOS门电路、PMOS门电路和CMOS门电路。
数字集成电路按集成度可分为四类：①SSI (Small Scale Integration)（100个以下等效门）。
②MSI (Medium Scale Integration)（100～1000个等效门）。
③LSI (Large Scale Integration)（<104个等效门）。
④VLSI (Very Large Scale Integration)（>104个以上等效门）。
逻辑门是组成数字电路的基本单元，集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。
常用的双极型逻辑门电路有以下几类：①晶体管 -晶体管逻辑电路（Transistor - Transistor Logic），简称TTL电路。
②射极耦合逻辑电路（Emitter Coupled Logic），简称ECL电路。
③集成注入逻辑电路（Integrated Injection Logic），简称I2L电路。
④高阈值逻辑电路(High Threshold Logic),简称HTL电路。
常用的MOS逻辑门电路有：NMOS门电路、PMOS门电路和CMOS门电路。
数字集成电路按集成度可分为四类：①SSI (Small Scale Integration)（100个以下等效门）。
数字电路与系统(何艳)第二章-1
2019年10月19日星期六
第二章 逻辑代数基础
2
第二章 逻辑代数基础
第一节 概述
一、三种基本逻辑关系：
1.与逻辑： 2.或逻辑： 3.非逻辑：
2019年10月19日星期六
第二章 逻辑代数基础
3
AB
A
E
LE
B
L
(a) 说明与逻辑的电路 (b) 说明或逻辑的电路
例2：已知 F = A⊕B ，则其反函数可写为： F = A⊙B
即 A⊕B = A⊙B
与反演律 A+B = A ·B 形式类似
2019年10月19日星期六
第二章 逻辑代数基础
37
作业题 2.4
2019年10月19日星期六
第二章 逻辑代数基础
38
解：F = ( A + B ) ·( C + D )
例2：若 F = A + B+C ·D， 试用反演规则求反函数 F。
解： F = A ·B C + D
2019年10月19日星期六
第二章 逻辑代数基础
32
常用关系式： (1) F = F； (2) 若 F = G ，则 F = G ；反之也成立。
L
220V
～
ab
Ac
B d
2019年10月19日星期六
第二章 逻辑代数基础
7
解：用逻辑变量x1、x2、y分别表示开关A、B、 灯L。设开关A（或B）的“刀”位于上触点a(或 b)时，x1、x2为1，位于下触点时，x1、x2为0； 灯L亮，y为1，灯L灭，y为0。则真值表如下：
2019年10月19日星期六
AB + AC + BC = AB +AC 证明：AB + AC + BC = AB + AC + ( A + A )BC
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字电子技术基础第二章重点(最新版)
逻辑门电路
2.2 半导体二极管和三极管的开关特性
2.2.1 二极管开关特性
Vcc
利用二极管的单向导电
性，此电路相当于一个受外
R
加电压极性控制的开关。
D
uI
uo
二极管开关电路
假定：UIH=VCC ，UIL=0 当uI=UIH时，D截止，uo=VCC=UOH 当uI=UIL时，D导通，uO=0.7=UOL
在数字系统的逻辑设计中，若采用NPN晶体管 和NMOS管，电源电压是正值，一般采用正逻辑。 若采用的是PNP管和PMOS管，电源电压为负值， 则采用负逻辑比较方便。 今后除非特别说明，一律采用正逻辑。
EXIT
逻辑门电路
2.1 概述
二、获得高低电平的方法及高电平和低电平的含义
获得高、低电平的基本原理
－－－ 开关断开 －－－ 开关闭合
EXIT
逻辑门电路
2.2.2半导体三极管的开关特性 一、三极管的开关作用及其条件
iC 临界饱和线 放大区
uI=UIL
+ uBE
三怎极样管控为制什它么饱和I的能C(sMa开用t) T和作关开S ？关？Q
-
区
O UCE(sat)
三极管关断的条件和等效电路
当输入 uI 为低电平，使 uBE < Uth时，三极管截止。
一、电路结构
输入级主要由三极管 T1 、基极电
阻 R1 和钳位二极管D1组成。
D1 为输入钳位二极管输，出用级以抑制
V1
V输入扰导这2 入时电通不端，压，但出大输抑D1现于入制不V的二端了3工中负极负输作间极管电入V，5级性导压端当由R其V式起干通被的45输和中输构T倒扰电钳负入3V出成、V相。压在极5的3结组推D放，正时性-负2构成0拉、大与常，干.极7，。作信二扰V性上号极，干，输管对
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2020/4/24
第二章 逻辑代数基础
4
二、逻辑变量：
用来描述只有两种对立的状态的器件、对象等， 用字母等表示。只有两种取值 “0”和“1” ：
三、逻辑函数及其表示方法：
1.逻辑函数概念： F f(x 1 ,x 2 ,x n )
2020/4/24
第二章 逻辑代数基础
5
2.真值表 ： (1)列真值表方法 ：
第二章 逻辑代数基础
28
三、常用公式
1.合并相邻项公式 AB + AB = A 2. 消项公式 A + AB = A 3. 消去互补因子公式 A + AB = A + B 4. 多余项（生成项）公式
AB + AC + BC = AB +AC 证明：AB + AC + BC = AB + AC + ( A + A )BC
输入 A 0 1
输出 F 1 0
③ 真值表
A
1
F
A
F
A
F
④ 逻辑符号
2020/4/24
第二章 逻辑代数基础
19
二、复合逻辑运算 ：
1.与非运算： (1) 逻辑表达式： F = AB (2) 逻辑符号
A
&
FA
B
B
F
A B
F
2020/4/24
第二章 逻辑代数基础
20
２.或非运算： (1) 逻辑表达式： (2) 逻辑符号
(2) 逻辑符号
A B
=1
A FB
+
FA B
F
2020/4/24
第二章 逻辑代数基础
23
5.同或运算： (1) 逻辑表达式：
F = A⊙B = A B + A B
(2) 逻辑符号
A B
=
A FB
.
A FB
F
2020/4/24
第二章 逻辑代数基础
24
第三节 逻辑代数的公式
一、基本公式 ：
1.自等律
解：F = ( A + B ) ·( C + D )
例2：若 F = A + B+C ·D， 试用反演规则求反函数 F。
解： F = A ·B C + D
2020/4/24
第二章 逻辑代数基础
32
常用关系式： (1) F = F； (2) 若 F = G ，则 F = G ；反之也成立。
2020/4/24
(2) 运算规则
0 ·0 = 0
1 ·0 = 0
0 ·1 = 0
1 ·1 = 1
(3) 逻辑表达式： F = A ·B
2020/4/24
第二章 逻辑代数基础
10
(4) 逻辑符号
2.或运算：
A& F
B
(1) 算符
“＋ ”（或者“∨”、“∪”、“OR”)
(2) 运算规则
0＋0=0
1＋0=1
0＋1=1
1＋1=1
第二章 逻辑代数基础
第一节 概述
一、三种基本逻辑关系 二、逻辑变量 三、逻辑函数及其表示方法
第二节 逻辑代数中的运算
一、三种基本逻辑 二、复合逻辑运算
2020/4/24
第二章 逻辑代数基础
1
第三节 逻辑代数的公式
一、基本公式 二、异或、同或逻辑的公式 三、常用公式
第四节 逻辑代数的基本规则
一、代入规则 二、反演规则 三、对偶规则
2020/4/24
第二章 逻辑代数基础
27
3. 多个常量的异或、同或运算 (1)异或时，起作用的是 “1” 的个数
0⊕0 = 0 0⊕0⊕0 = 0 1⊕1 = 0 1⊕1⊕1 = 1
(2)同或时，起作用的是 “0” 的个数 0⊙0 = 1 0⊙0⊙0 = 0 1⊙1 = 1 1⊙1⊙1 = 1
2020/4/24
2020/4/24
第二章 逻辑代数基础
30
二、反演规则 ： 用于求反函数
F
F 注意：
·
+ (1) 与运算优先或运算，
+
· 若有括号，先算括号内
1
0
0
1
(2) 不属于单个变量上 的非号，在变换时应保
A
A留
A
A
2020/4/24
第二章 逻辑代数基础
31
例1：若 F = A B + C D， 试用反演规则求反函数 F。
2020/4/24
第二章 逻辑代数基础
26
二、异或、同或逻辑的公式
1. 异或运算符、同或运算符互为对偶（或反演） 运算符
2. 多个变量的异或、同或间关系 (1)偶数个变量的异或、同或互补
A1⊕A2 ⊕… ⊕An = A1⊙A2 ⊙ … ⊙ An (n为偶数)
(2)奇数个变量的异或、同或相等
A1⊕A2 ⊕… ⊕An = A1⊙A2 ⊙ … ⊙ An (n为奇数)
第二章 逻辑代数基础
33
三、对偶规则 ： 用于等式的证明
F
F′ 注意：
·
+ (1) 与运算优先或运算，
+
· 若有括号，先算括号内
1
0
0
1
(2) 不属于单个变量上 的非号，在变换时应保
留
2020/4/24
第二章 逻辑代数基础
34
常用关系式： (1) ( F′)′ = F； (2) 若 F = G ，则 F′ = G ′；反之也成立。
16
输入 AB 00 01 10 11
输出 F 0 1 1 1
③ 真值表
A
1
B
F
A
+
F
B
A
B
F
④ 逻辑符号
2020/4/24
第二章 逻辑代数基础
17
(3) 非门
+3V
R
A
0V 3V
R
F
① 三极管非门电路
输入 输出
D
uA(V) uF(V)
0
3
3
0
② 状态表
2020/4/24
第二章 逻辑代数基础
18
2
第二章 逻辑代数基础
13
4. 实现电路：
(1) 与门
+12V
输 入 输出 C
R
uA(V) uB(V) uF(V)
00
0
A D1 0V 3V
F
03
0
30
0
0V 3V B D2
33
3B
① 二极管与门电路
② 状态表
2020/4/24
第二章 逻辑代数基础
14
输 入 输出 AB F 00 0 01 0 10 0 11 1
表 2.1.1
输入 AB 00 01 10 11
输出 F 1 0 0 1
(2) 逻辑函数相等定义 ：
2020/4/24
第二章 逻辑代数基础
6
例：如下图所示，用两个“单刀双掷”开关控制 楼道灯，试列出该电路的真值表。
L
220V
～
ab
Ac
B d
2020/4/24
第二章 逻辑代数基础
7
解：用逻辑变量x1、x2、y分别表示开关A、B、 灯L。设开关A（或B）的“刀”位于上触点a(或 b)时，x1、x2为1，位于下触点时，x1、x2为0； 灯L亮，y为1，灯L灭，y为0。则真值表如下：
= AB + AC + ABC + ABC = AB + AC
2020/4/24
第二章 逻辑代数基础
29
第四节 逻辑代数的基本规则
一、代入规则： 适用于等式
设 F1( x1, x2, …,xn ) = F2( x1,x2, …,xn) 则 F1( G, x2, …,xn ) = F2( G,x2, …,xn) 例：已知 AB + AB = A 若令G = AB, H = CD 并把等式两边的A、B 分别用函数G、H 代替， 则有：ABCD + ABCD = AB
A ·B ·C = (A ·B) ·C = A ·(B ·C)
8.分配律
A ·(B + C) = AB + AC
A + BC = (A + B) ·(A + C)
9.反演律 A + B = A ·B AB = A + B
基本公式的正确性可以用列真值表的方法加以证 明；对同一基本公式左、右两列存在对偶关系。
2020/4/24
第二章 逻辑代数基础
2
第二章 逻辑代数基础
第一节 概述
一、三种基本逻辑关系：
1.与逻辑： 2.或逻辑： 3.非逻辑：
2020/4/24
第二章 逻辑代数基础
3
AB
A
E
LE
B
L
(a) 说明与逻辑的电路 (b) 说明或逻辑的电路
R
E
AL
(c) 说明非逻辑的电路
图2.1.1说明3种 基本逻辑的电路
2020/4/24
第二章 逻辑代数基础
35
F
FF
F′
·
+·
+
+
·+
·
1
01
0
0
10
1
A
A
A
A
将 F′中的变量原反互换后即可得到 F ；
将 F中的变量原反互换后即可得到 F′36
例1：已知 A⊕0 = A，则其对偶公式为： A⊙1 = A