数字系统设计2006~2007A

dout7-dout0
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图 1 同步 FIFO 逻辑图
五、请写出 n 位（默认值为 8 位）三态缓冲器的 VHDL 描述： （10 分） 当控制端 en 为‘0’时，输出端 dout 为输入信号 din；当控制端 en 为‘1’时，输出端 dout 为高阻 态。 六、请画出下列 VHDL 描述的电路图： （12 分） ENTITY sh IS GENERIC（n：Integer := 4） ； PORT（clk，code_in：IN Bit；code_out：OUT Bit_Vector ( n DOWNTO 1)） ； END sh； * * * * * * * * * * * * * * * * * * * * *
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器。 数组。
数组，而 VHDL 综合器只支持 。 仿真和
9.属性 color’Left 表示 color 类型的 10.数字系统仿真主要有 11.VHDL 综合器只支持 12.VHDL 中的对象主要有 13.决断信号是 仿真、
仿真三个阶段。
模式的 LOOP 语句。 、 、 和 四类。 信号。 效应； 减小固有延迟的主要措施是
中 国 海 洋 大 学 命 题 专 用 纸（附页 B）
2006~2007 学年第 2 学期 试题名称 ： 数字系统设计 A 共 3 页 第 3 页
ARCHITECTURE shift OF sh IS SIGNAL s：Bit_Vector（n DOWNTO 0） ； BEGIN s(0) <= code_in； FOR i IN 1 TO n GENERATE PROCESS(clk) BEGIN IF clk′ Event AND clk = ′1′ THEN s(i) <= s(i-1)； END IF； END PROCESS； code_out(i) <= s(i)； END GENERATE； END shift；
2.按照不同的生产工艺可以将数字集成电路划分为 3.按照不同的内部结构，可以将可编程逻辑器件划分为 器件；目前大量应用的可编程逻辑器件是 4.自顶向下的数字系统设计方法有 层次；在各个层次的设计中，主要有 5.行为综合是将 描述转换为 、 、 和
描述的过程。 电路和 电路划
6.为了保证时序逻辑电路的稳定性，应当将系统的 分在一个独立模块中。 7.并行信号赋值语句“x <= y;”的综合结果是一个 8.VHDL 仿真器支持
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中 国 海 洋 大 学 命 题 专 用 纸（附页 A）
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三、指出下列 VHDL 描述中的多处错误，并修改之： （12 分） ENTITY count IS PORT（reset，clk：IN Std_Logic； d_out：BUFFER Std_Logic_vector（7 DOWNTO 0） ； c_out：OUT Std_Logic） ； END； ARCHITECTURE cnt OF count IS BEGIN PROCESS（clk） VARIABLE d_var：Std_Logic_vector（7 DOWNTO 0） ； BEGIN d_var := d_out； IF reset = ′0′ THEN d_var := ″00000000″； c_out <= ′ 0′； ELSIF（clk′ Event AND clk = ′1′）THEN d_var := d_var+1； IF d_var = ″00000000″ THEN c_out <= ′1′； ELSE c_out <= ′0′； END IF； END IF； d_out <= d_var； END； din7-din0 END cnt； rd 四、图 1 是一个同步 FIFO 的逻辑图， 请写出它的实体说明。 （6 分） wr clk
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2006~2007 学年第 2 学期 试题名称 ： 数字系统设计 A
专业年级 学号 姓名 授课教师
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分数
一、填空题（每空 1 分，共 42 分） 1.数字系统是使用数字技术 和 信息的电子系统。 工艺、 工艺和 结构器件和 。 、 、 和 和 四个设计 四种类型的工作。 工艺。 结构
信号；普通信号是
14.形成门电路固有延迟的物理机制是 减小 15.程序包体说明是对 16.IP 核分为 IP、 。 和 IP 和
的 分） 1.简述验证的三个主要目的。 2.简述“并行语句”与硬件电路之间的关系。 3.简述信号和变量这两种不同对象之间的根本区别。