西北工业大学数电实验报告二Quartus和Multisim
数电实验报告
一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。
输出s代表本位和，输出co代表向高位的进位。
可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。
西北工业大学模拟电子技术基础实验报告材料
模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。
(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。
(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。
(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。
(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。
(6)测量放大电路的频率特性。
2.实验内容(1)电路仿真1.1 静态工作点选择根据XSC1的显示，按如下方法进行操作：当滑动变阻器R7设置为11%时，有最大不失真电压。
1.2 静态工作点测量将交流电源置零，用万用表测量静态工作点。
1.3 电压放大倍数测量加入1kHz，100mV正弦波信号。
测量R L= ∞时输入输出电压有效值大小。
测量L R= 2kΩ时输入输出电压有效值大小。
1.4输入输出电阻测量输入电阻测量。
根据可计算得到输入电阻。
输出电阻测量。
根据可得到输出电阻。
1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。
(2)L R会影响输出电阻、放大倍数。
二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。
(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。
(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。
(4)进一步熟悉仿真软件的使用。
2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。
当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。
积分、微分、对数等模拟运算电路。
在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：开环电压增益∞=u A运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。
quartus ii实验报告
quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。
本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。
一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。
Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。
此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。
二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。
用户可以根据自己的习惯和需求选择适合的方式进行设计。
图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。
2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。
设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。
3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。
仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。
4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。
综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。
5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。
布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。
6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。
西工大数字集成电路实验报告 数集实验2(1)
实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。
因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。
有比逻辑。
因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。
2.计算出这个电路的V OH V OL及V IH V IL。
（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。
Quartus II 软件操作实验报告
实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。
(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。
2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。
原理图第1步：打开QuartusII软件，新建一个空项目。
选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。
第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。
第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。
向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。
第4步：新建一个图形文件。
选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。
将该图形文件另存为hadder.bdf。
第5步：在图形编辑窗口的空白处双击，打开符号库窗口。
选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。
分别放置与门“7408”和异或门“xor”。
第6步：在编辑窗口中放入两个输入符号，命名为a和b。
放置2个输出“output”符号，并分别命名为s、cout。
将各符号连接起来。
第7步：保存图形文件，进行语法检查和编译。
在信息（Messages）窗口中显示检查结果。
第8步：仿真。
执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。
另存矢量波形文件为hadder.vwf。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
随机实验报告2ASK调制Quartus II 9.0 西电
2ASK调制器的设计与实现一、实验目的（1）掌握2FSK 调制的原理及实现方法；（2）学习与熟悉Quratus II 软件的使用；（3）掌握如何应用仿真器来开发应用系统及仿真调试的过程，了解FPGA 开发的基本流程。
二、实验仪器或软件QuartusII 9.0、FPGA实验板、WD990 微机电源、双踪示波器。
三、实验原理3.1 2ASK调制原理2ASK 是数字调制技术的基础，是一种实用的二进制振幅监控方式。
2ASK调制解调器系统框图如图3.1-1所示：图3.1-1 2ASK调制解调器系统3.1.1 2ASK调制器原理及波形图在幅度键控中载波幅度是随着调制信号而变化的。
最简单的形式是载波在二进制调制信号1或0的控制之下通或断。
典型的波形如图3.1-2所示：图3.1-2 2ASK调制原理与波形3.1.2 实验步骤2ASK调制器的调制器电路如图3.1-3所示：图3.1-3 2ASK调制器电路① m序列信号：设计一个周期为15的M序列作为基带信号（信源）（见例1）。
信源码率5000bit/s。
②时钟信号：由实验板提供20MHz时钟clk，仿真时可设20MHz时钟分频。
③ Start信号：开始信号。
在实验板中需要硬件实现。
Start 信号波形图如下:③分频器：编写一个通用的奇偶通用分频程序。
分频次数与载波频率有关。
本实验用数字电路完成分频器设计。
④计数器：使用QuartusⅡ中的lpm_counter器件实现。
⑤开关电路：由基带信号来控制它的输出。
使用QuartusⅡ中的lpm_latch器件实现。
当M序列输出为“1”时输出“f”，为“0”时输出“0“。
3.1.3 测试．按系统方框图，模块化设计，在顶层文件中调用各模块，最终完成一个2ASK调制器。
实现此系统可分3步完成：①电路设计或程序设计。
②QuartusⅡ软件仿真。
③在FPGA实验板中下载并用示波器观察2ASK调制信号。
四、实验结果及分析第一部分电路图图3.1.1 分频器分频器的设计：采用Verilog语言编写程序，再转换为逻辑符号，接入总电路中。
西北工业大学数电实验报告二Quartus和-Multisim
数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
Quartus II 软件操作实验报告
实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。
(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。
2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。
原理图第1步：打开QuartusII软件，新建一个空项目。
选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。
第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。
第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。
向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。
第4步：新建一个图形文件。
选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。
将该图形文件另存为hadder.bdf。
第5步：在图形编辑窗口的空白处双击，打开符号库窗口。
选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。
分别放置与门“7408”和异或门“xor”。
第6步：在编辑窗口中放入两个输入符号，命名为a和b。
放置2个输出“output”符号，并分别命名为s、cout。
将各符号连接起来。
第7步：保存图形文件，进行语法检查和编译。
在信息（Messages）窗口中显示检查结果。
第8步：仿真。
执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。
另存矢量波形文件为hadder.vwf。
北邮数电实验报告
北京邮电大学实验报告实验名称： 数电电路与逻辑设计实验学院：信息与通信工程学院班 级： 姓 名： 学 号： 班内序号：日期：一． 实验一：QuartusII 原理图输入法设计1. 实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。
(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=A B C +A B C +AB C +A B C 。
2.实验原理图及波形图（1）半加器（2）全加器（3）74LS383.仿真波形图分析(1)半加器：输入为a，b，输出S，CO（进位）。
当ab都为0时，半加和s=0，进位端co=0。
当ab都为1时，半加和s=0，进位端co=1。
当a=1,b=0或a=0,b=1时，半加和s=1，进位端co=0。
(2)全加器：输入a，b，输出S，CO（进位），ci（低进位）。
当a=0，b=0,ci=0,输出s=0，co=0。
当a=0，b=1或a=1，b=0又ci=0,输出s=1，co=0。
当a=0，b=0,ci=1,输出s=1，co=0。
(3)74LS138输入A,B,C,输出为3。
四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。
二．实验二：用VHDL设计与实现组合逻辑电路1.实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
(2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。
Quartus II 原理图输入法设计 数电实验报告
数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。
一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。
设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。
2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。
在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。
可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。
西北工业大学_数字电子技术基础_实验报告_实验3
数字电子技术基础第三次实验报告、描述Quartusll 软件基本使用步骤① 编写Verilog 代码，用文本编辑器正确编写源文件，并经modelsim 仿真确认该电路设计正确。
② 打开Quartusll 软件，新建工程New project （注意工程名和设计文件的module 名保持一致），选择和开发板一致的 FPGA 器件型号。
■■pww n④编译，Start Compilation ,编译源文件（如有错误修改后，重新编译）。
I —f 1 UuM-JI 工 HfiaMi■sm •MITmHL 1 】it A**5KiiatiT^u^ri ：i&1 u■审3T1H・”峠if-Ik r irM "小"=③添加文件，点击file->open,之后选择要添加的文件，并勾选 Add file to currentproject.■ 5r-w in¥ 口X.I M■tWIR fetawej. MtamM* E«Maa4inrv*nn♦ 1 Tl n .■EGvi I IPHIWIVE RHF 4- xsfflECA-ihaW MniWmUAf⑤查看电路结构，使用 Tool->RTL viewer 工具查看电路图结构，是否和预期设计一致。
rp M. Oi* >1 JiMiMdaOML <j| Al-O*ih| La ■D/»i -ii !Hbi.urmpM-羽r 嘴U 电Of■ >lir¥i-*U ■屮剑 f*lM W"M*h 1 $TW<tEQuartus Primer*rfw 杠 w* ■ « ■■! I Q » i 恆G|4OV ：I4J ■忙ffl草* F■*■1.设计一款时钟上升沿触发的 D 寄存器TilbfilUL.X.■I：(■■i!|*ij JHft* I i ■i E. duqa.，卜r|il.A, -K^'M la^34r vf (r«i H >«ra w wl as-Kif i*d mich Wp CMIM* e faharwl HKhinu. 3.' thd d&a ip*H¥l: MW mRM_LEL HDCTE^DIS' *ih tnvr 05T tc- r vtw. llivl 4 nt* 111 Hi >4 -Mji lltf ¥111 4 igf IhB 4■Z.7UZ - unri J ■»I fi i■- w rnr I U I FIV J mtnt- , ■ w ^aanr* fi Ir ■KdP-ir'iiH/prnrlM*!1I, *.题目代码以及波形分析a）编写模块源码module flipflop(D,Clock,Q);in put D,Clock;output reg Q;always@(posedge Clock) Q=D;en dmoduleb) 测试模块'timescale 1n s/1psmodule tb_flipflop;reg Clock_test;reg D_test;wire Q_test; in itial Clock_test=0;always #20 Clock_test=~Clock_test; in itial D_test=0;always #77 D_test=~D_test;flipflop UUT_flipflop(.CIock(Clock_test),.D(D_test),.Q(Q_test)); en dmodulec) 仿真后的波形截图 input D0,D1,Sel,Clock;output reg Q;d) 综合后的RTL 图形2. 设计一款4bBit 具有并行加载功能的移位寄存器编写模块源码a) 编写模块源码module muxdff(D0,D1,Sel,Clock,Q);每当时钟上升沿到来时，触发器把 D 的信号传给Q1 -MlB ! L IVh ：> 柏"甲^革曲神甲 翹甘I 『■申 £^4HtfTAiw i||jI ** E - - M ■ < J ■： < '«Ihl^fcp ：- *□-refDwire D;assign D=Sel?D1:D0;always@(posedge Clock)Q<=D;endmodulemodule shift4(R,L,w,Clock,Q);input [3:0]R;input L,w,Clock;output wire [3:0]Q;muxdff Stage3(w,R[3],L,Clock,Q[3]);muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmodule b) 测试模块'timescale 1n s/1psmodule tb_shift4;reg Clock_test;reg L_test;reg w_test;reg [3:0]R_test;wire [3:0]Q_test;initialClock_test=0;always #10 Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always #14 L_test=~L_test; endinitialw_test=0;always #13 w_test=~w_test;initialR_test=4'b1010;shift4 UUT_shift4(.CIock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test)); en dmoduleL 为0时并行加载，数组 R 为加载时的输入。
西北工业大学模拟电子技术基础实验报告
模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。
(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。
(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。
(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。
(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。
(6)测量放大电路的频率特性。
2.实验内容(1)电路仿真1.1 静态工作点选择①根据XSC1的显示，按如下方法进行操作：②当滑动变阻器R7设置为11%时，有最大不失真电压。
1.2 静态工作点测量①将交流电源置零，用万用表测量静态工作点。
1.3 电压放大倍数测量①加入1kHz，100mV正弦波信号。
测量R L= ∞时输入输出电压有效值大小。
②测量LR= 2kΩ时输入输出电压有效值大小。
1.4输入输出电阻测量①输入电阻测量。
根据可计算得到输入电阻。
②输出电阻测量。
根据可得到输出电阻。
1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。
(2)L R会影响输出电阻、放大倍数。
二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。
(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。
(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。
(4)进一步熟悉仿真软件的使用。
2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。
当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。
积分、微分、对数等模拟运算电路。
在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：①开环电压增益∞=u A②运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。
西北工业大学_数字电子技术基础_实验报告_实验4
数字电子技术基础第四次实验报告一、描述QuartusII软件基本使用步骤1.用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确.2..打开QuartusII软件，新建工程New project (注意工程名和设计文件的module名保持一致)，选择和开发板一致的FPGA器件型号。
(本课程为Cyclone IV E系列EP4CE115F29C7)3.添加文件，点击file->open,之后选择要添加的文件，并勾选Add file to current project.4.编译，Start Compilation ,编译源文件(如有错误修改后,重新编译)。
5. 查看电路结构，使用Tool->RTL viewer工具查看电路图结构,是否和预期设计一致。
6.管脚绑定，使用Assignment->pin planner将设计的全部输入/输出接口与开发板的对应管脚进行一一对应。
PIN_Y2 -to clkPIN_H19 -to out[7]PIN_J19 -to out[6]PIN_E18 -to out[5]PIN_F18 -to out[4]PIN_F21 -to out[3]PIN_E19 -to out[2]PIN_F19 -to out[1]PIN_G19 -to out[0]PIN_M23 -to rst7. Processing->Start Compilation,全编译生成可下载文件。
（.sof）8. 连接开发板，安装所需驱动程序（在设备管理器中，选择路径为quatus安装路径）9. 点击start开始烧录，完成后开发板上出现流水灯。
二、题目代码以及波形1.跑马灯设计及FPGA实现①编写模块源码module run (clk,rst,out);input clk,rst;output [7:0] out;reg [7:0] out;reg [24:0] count;always @ ( posedge clk or negedge rst ) if(!rst)begincount<=16'b0;endelsebegincount<=count+1;endalways @ ( posedge clk or negedge rst) if(!rst)beginout<=8'hff;endelsebegincase ( count[24:21] )0: out<=8'b1111_1110;1: out<=8'b1111_1101;2: out<=8'b1111_1011;3: out<=8'b1111_0111;4: out<=8'b1110_1111;5: out<=8'b1101_1111;6: out<=8'b1011_1111;7: out<=8'b0111_1111;8: out<=8'b1011_1111;9: out<=8'b1101_1111;10:out<=8'b1110_1111;11:out<=8'b1111_0111;12:out<=8'b1111_1011;13:out<=8'b1111_1101;14:out<=8'b1111_1110;15:out<=8'b1111_1111;endcaseendendmodule②测试模块`timescale 1ns/1psmodule tb_run;reg clk_test;reg rst_test;wire [7:0]out_test;initialclk_test=0;always #1 clk_test=~clk_test;initialbeginrst_test=1;#1rst_test=0;#1rst_test=1;#180rst_test=0;#1rst_test=1;endrun UUT_run(.clk(clk_test),.rst(rst_test),.out(out_test));endmodule③仿真后的波形截图④综合后的RTL图形1.有限状态机设计（教材Figure 6.86）①编写模块源码module sequence (Clock,Resetn,w,z);input Clock,Resetn,w;output z;reg [3:1]y,Y;parameter [3:1]A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;always@(w,y)case(y)A:if(w) Y=D;else Y=B;B:if(w) Y=D;else Y=C;C:if(w) Y=D;else Y=C;D:if(w) Y=E;else Y=B;E:if(w) Y=E;else Y=B;default: Y=3'bxxx;endcasealways@(negedge Resetn,posedge Clock) if(Resetn==0)y<=A;elsey<=Y;assign z=(y==C)|(y==E);endmodule②测试模块`timescale 1ns/1psmodule tb_sequence;reg Clock_test,Resetn_test,w_test;wire z_test;initialbeginClock_test=0;Resetn_test=0;w_test=1;endalways #10 Clock_test=~Clock_test;initialbegin#10Resetn_test=1;w_test=1;#10w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;endsequence UUT_sequence(.Clock(Clock_test),.Resetn(Resetn_test),.w(w_test),.z(z_test));endmodule③仿真后的波形截图④综合后的RTL图形三、本次实验收获和心得通过本次试验真正接触了FPGA开发板并向板子上烤了文件，虽然题目较为简单，但是在完成的过程中遇到了不少问题，比如软件内部没有需要的开发板型号，自己通过搜索和下载，找到了相应的扩展包并成功添加进入高版本的quartus II软件当中，我的体会是，数字电路归根到底还是依靠硬件实现的，所以将代码的执行效果反映到硬件上是一个重要环节，应该不断练习，提高自己解决问题的能力；另外通过本次实验，我对有限状态机有了更加深入的了解。
quartus软件及modelsim仿真实验报告
Verilog实验报告实验一Quartus及Modelsim软件的基本使用一、实验目的熟悉Quartus和Modelsim软件的基本使用方法和步骤，熟悉基本的Verilog语法，学会用Verilog语言编写简单的程序。
二、实验要求熟练掌握Quartus和Modelsim软件工程建立、添加文件、编译运行和仿真的方法，学会写程序文件和测试文件。
三、实验仪器和设备1、硬件：计算机2、软件：Quartus、Modelsim、（UE）四、实验内容1、运行Quartus软件建立工程并添加程序.v文件，编译运行，查看电路图。
2、运行Modelsim软件建立工程并添加测试.v文件，进行仿真，查看波形图。
五、实验方法和步骤（一）Quartus软件的使用1、启动Quartus软件：双击桌面的Quartus快捷图标，进入如图1所示的界面。
图1-1 启动界面2、建立工程：选择菜单栏的【File】→【New Project Wizard】命令，弹出图2所示新建工程向导。
图1-2 新建工程向导单击【Next】跳转至下一页。
为方便工程管理，在新建工程之前，先新建一个文件夹，把工程保存在新建的文件下，并对工程进行命名。
如图3所示。
图1-3 命名和存放单击【Next】跳转至下一页。
添加事先写好的.v文件。
如图4所示。
图1-4 添加文件（此处也可不添加，直接在建立好的工程中，选择【File】→【New】命令，新建一个Verilog HDL File,如图5所示。
图1-5 新建.v文件）单击【Next】跳转至下一页。
选择FPGA型号，如图6所示。
因为本次实验不在硬件上实现，因此此步跳过。
直接单击【Next】跳转至下一页。
图1-6 选择FPGA型号直到出现【Summary】界面，单击【Finish】。
如图7所示。
图1-7 结束3、编写程序：由按键控制led灯的亮灭。
如图8。
图1-8 编写程序4、编译程序：在【Task】栏中找到如图所示，编译程序。
西北工业大学数电实验报告二quartus2入门
实验二:Quartus II入门班级：姓名：学号：同组人员：一、实验目的（1）掌握Quartus Ⅱ集成开发软件的原理。
（2）熟练运用Quartus Ⅱ集成开发软件实现基本逻辑电路的实现。
（3）熟悉DEO硬件开发板的连接使用。
二、实验要求要求1：根据参考内容，用原理图输入方法实现一位全加器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：参照参考内容，用74138 3-8 译码器和7400与非门，用原理图输入方法实现一位全减器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
三、实验内容（一）全加器的设计与实现a.根据逻辑真值表写出逻辑函数表达式Ai和Bi分别表示加数与被加数，Ci表示低位向本位的进位，Si表示本位和，Ci1表示本位向高位的进位。
b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全加器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全加器功能。
（二）全减器的设计与实现a.根据逻辑真值表写出逻辑函数表达式An和Bn分别表示被减数和减数，Cn表示低位向本位的借位，Dn 表示本位差，Cn1表示本位向高位的借位。
逻辑真值表An Bn Cn Cn1 Dn0 0 0 0 00 1 1 10 1 0 1 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全减器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全减器功能。
四、实验心得通过这个实验，我对与非门的用法有了更深刻的理解，对设计电路也从之前的“纸上谈兵”变成了具体实践，设计以及实验完成之后很有成就感。
最重要的是我了解并掌握了Quartyrs的一些基本用法，相信在以后的学习中可以取得更深入的了解。
西工大数电实验第二次实验实验报告
数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：编写一个将二进制码转换成0-F 的七段码译码器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。
要求3：编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求4：编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz。
1）下载到DE0 开发板验证。
（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。
2）电路框图如下：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。
（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示0 WHEN"0001"=>dis_out<="1111001";--显示1 WHEN"0010"=>dis_out<="0100100";--显示2 WHEN"0011"=>dis_out<="0110000";--显示3 WHEN"0100"=>dis_out<="0011001";--显示4 WHEN"0101"=>dis_out<="0010010";--显示5 WHEN"0110"=>dis_out<="0000010";--显示6WHEN"0111"=>dis_out<="1111000";--显示7 WHEN"1000"=>dis_out<="0000000";--显示8 WHEN"1001"=>dis_out<="0010000";--显示9 WHEN"1010"=>dis_out<="0001000";--显示A WHEN"1011"=>dis_out<="0000011";--显示b WHEN"1100"=>dis_out<="1000110";--显示C WHEN"1101"=>dis_out<="0100001";--显示d WHEN"1110"=>dis_out<="0000110";--显示E WHEN"1111"=>dis_out<="0001110";--显示FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。
西工大数电实验报告
西工大数电实验报告西工大数电实验报告引言：数电实验是电子信息类专业中必不可少的一门实跃实践课程。
通过实验，我们可以更加深入地了解数字电路的原理和应用，培养我们的实践能力和创新思维。
本篇文章将对我在西工大数电实验中所进行的实验进行总结和分析，以期对今后的学习和研究有所帮助。
实验一：逻辑门的实验逻辑门是数字电路中最基本的元件，它们能够实现逻辑运算。
在本次实验中，我们使用了与门、或门和非门，通过连接它们，实现了简单的逻辑电路。
通过实验，我们更加深入地了解了逻辑门的工作原理和真值表的应用。
实验二：译码器的实验译码器是一种将输入信号转换为输出信号的电路。
在本次实验中，我们使用了译码器来实现BCD码到七段数码管的转换。
通过连接译码器和七段数码管，我们成功地将BCD码转换为了对应的数字显示。
这个实验让我们对译码器的工作原理有了更加深入的了解。
实验三：触发器的实验触发器是一种存储器件，能够存储一个比特的信息。
在本次实验中，我们使用了JK触发器和D触发器，通过连接它们，实现了一个简单的计数器电路。
通过实验，我们更加深入地了解了触发器的工作原理和时序逻辑电路的设计。
实验四：计数器的实验计数器是一种能够实现计数功能的电路。
在本次实验中，我们使用了74LS193计数器芯片，通过连接它们，实现了一个四位二进制计数器。
通过实验，我们更加深入地了解了计数器的工作原理和时序逻辑电路的设计。
实验五：存储器的实验存储器是一种能够存储和读取信息的电路。
在本次实验中，我们使用了SR锁存器和D触发器，通过连接它们，实现了一个简单的存储器电路。
通过实验，我们更加深入地了解了存储器的工作原理和时序逻辑电路的设计。
结论：通过参与西工大数电实验，我对数字电路的原理和应用有了更加深入的了解。
实验过程中，我学会了使用逻辑门、译码器、触发器、计数器和存储器等元件，成功地设计和实现了各种数字电路。
这些实验不仅培养了我的实践能力和创新思维，也为我今后的学习和研究打下了坚实的基础。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字电子技术基础
实验报告
题目：实验二组合电路实验设计
小组成员：
小组成员：
实验二组合电路实验设计
一、实验目的
1.通过实验的方法学习数据选择器的电路结构和特点
2.掌握数据选择器的逻辑功能及其基本应用
3.通过实验的方法学习74LS138的电路结构和特点
4.掌握74LS138的逻辑功能及其基本应用
二、实验要求
要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA 实现）
要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA 实现）
要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）
三、实验设备
（1）电脑一台；
（2）数字电路实验箱；
（3）数据线一根。
四、实验原理
Multisim 的模拟电路编程原理
Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用
数字电路逻辑表达式转换的基本知识
数据选择器和译码器的电路结构及其特点
实验开发板的基本使用知识
五、实验内容
1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）
（1）构建真值表、卡诺图及降维卡诺图真值表：
真值表：
S1卡诺图：
C0卡诺图：
降维卡诺图：
（2）逻辑表达式变换过程
（3）原理图（Multisim和QuartusII中绘制的原理图）：
Quartus II 中原理图
Multisim 中原理图
（4）波形仿真：
（5）记录电路输出结果
2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，
用原理图输入方法实现一位全减器。
（MULTISIM仿真和 FPGA 实现）
（1）构建真值表：
真值表：
（2）逻辑表达式变换过程
（3）原理图（Multisim和QuartusII中绘制的原理图）：
Quartus II 中原理图
Multisim 中原理图（4）波形仿真：
（5）记录电路输出结果
3、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM仿真和 FPGA 实现）
（1）构建真值表：
真值表：
（2）逻辑表达式变换过程
（3）原理图（Multisim和QuartusII中绘制的原理图）：
Quartus II 中原理图
Multisim 中原理图
（4）波形仿真：
（5）记录电路输出结果
六、实验过程中的问题
1.软件使用过程中存在着名称使用不当的情况（如：中文、空格）
2.写入器件过程中存在引脚号混淆，使用发生错误的情况
七、心得体会
1.在实验过程中学习了74LS153数据选择器的使用，而且通过双击进入了数据选择器内部了解其中的内部构造。
2.在实验过程中学习了74LS138译码器的使用，了解了如何将译码器设计成为脉冲分配器，也实现了全加器。
3.掌握了开发板的各种引脚号以及各种器件的使用，玩那个实在是玩得太开心了。