西工大2017年数字集成电路设计实验课实验一
西工大cmos实验报告一
模拟CMOS集成电路实验一一、PPT示例执行示例中的仿真程序，给出仿真结果。
并在NMOS的栅源电压为1.2V时，PMOS源栅电压等于1.2V时，分别仿真得出二者漏电流特性曲线。
这种情况下，手工计算出对于NMOS，当VDS=1V时漏电流、跨导的值；对于PMOS VSD=1V 时漏电流、跨导的值。
并与仿真结果比较。
沟道长度设置为1u，观察器件的漏电流有怎样的变化？A.示例MOS管IV 漏电流特性曲线1. Hspice仿真SP文件如下：.title MOS IV characters**************model NMOS************************.MODEL NMOS NMOS (+LEVEL=1 VT0=0.7 GAMMA=0.45 PHI=0.9+NSUB=9e+14 LD=0.08e-6 U0=350 LAMBDA=0.1+TOX=9e-9 PB=0.9 CJ=0.56e-3 CJSW=0.35e-11+MJ=0.45 MJSW=0.2 CGDO=0.4e-9 JS=1.0e-8)**************model PMOS************************.MODEL PMOS PMOS (+LEVEL=1 VT0=-0.8 GAMMA=0.4 PHI=0.8+NSUB=5e+14 LD=0.09e-6 U0=100 LAMBDA=0.2+TOX=9e-9 PB=0.9 CJ=0.94e-3 CJSW=0.32e-11+MJ=0.5 MJSW=0.3 CGDO=0.3e-9 JS=0.5e-8)**************************************************************netlist***************************M1 DN GN SN BN NMOS W=1u L=0.5uM2 DP GP SP BP PMOS W=1u L=0.5u**************source****************************VDSN DN SN 0VGSN GN SN 0VSN SN 0 0VBN BN 0 0VSDP SP DP 0VSGP SP GP 0VSP SP 0 3.3VBP BP 0 3.3**************analysis**************************.DC VDSN 0 3.3 0.05 sweep VGSN 0 3 0.5.DC VSDP 3.3 0 0.05 sweep VGSN 0 3 0.5.probe i(M1) i(M2) lx7(M1) lx7(M2) .end2.仿真图B. NMOS的栅源电压为1.2V，PMOS源栅电压等于1.2V, 漏电流特性曲线1. Hspice仿真SP文件.title MOS IV characters**************model NMOS************************.MODEL NMOS NMOS (+LEVEL=1 VT0=0.7 GAMMA=0.45 PHI=0.9+NSUB=9e+14 LD=0.08e-6 U0=350 LAMBDA=0.1+TOX=9e-9 PB=0.9 CJ=0.56e-3 CJSW=0.35e-11+MJ=0.45 MJSW=0.2 CGDO=0.4e-9 JS=1.0e-8)**************model PMOS************************.MODEL PMOS PMOS (+LEVEL=1 VT0=-0.8 GAMMA=0.4 PHI=0.8+NSUB=5e+14 LD=0.09e-6 U0=100 LAMBDA=0.2+TOX=9e-9 PB=0.9 CJ=0.94e-3 CJSW=0.32e-11+MJ=0.5 MJSW=0.3 CGDO=0.3e-9 JS=0.5e-8)**************************************************************netlist***************************M1 DN GN SN BN NMOS W=1u L=0.5uM2 DP GP SP BP PMOS W=1u L=0.5u**************source****************************VDSN DN SN 0VGSN GN SN 1.2VSN SN 0 0VBN BN 0 0VSDP SP DP 0VSGP SP GP 1.2VSP SP 0 3.3VBP BP 0 3.3**************analysis**************************.DC VDSN 0 3.3 0.05.DC VSDP 3.3 0 0.05.probe i(M1) i(M2).end2.仿真图3.手工计算与分析○1对于NMOS ：7.0,350u 9.02,45.01.00=====TH n F V ，，φγλ当GS V =1.2V ，DS V =1V 时，NMOS 工作在饱和区，则有:21()(1)2'D n OX GS TH DS W I C V V V L μλ=-+ ()2mNMOS n OX GS TH n NMOS W W g C V V I L L μμ=-=其中：TH V =FSB F TH V V φφγ220-++ 代入参数可计算得：454.32.1710NMOS mNMOS I A g S μ-=⎧⎨=⨯⎩○2对于PMOS ：8.0,8.02,4.0,100u 2.00-=====TH F p V φγλ， SG V =1.2V,SD V =1V 时，PMOS 工作在饱和区，则：()20.5(1)PMOS p OX GS TH DS W I C V V V L μλ=--+()2mPMOS p OX GS TH p PMOS W W g C V V I L L μμ=-=代入参数计算可得：511.55.7610PMOS mNMOS I A g Sμ-=-⎧⎨=⨯⎩C.沟道长度设置为1u, 漏电流特性曲线二、课本习题2.5a.图略1.手工计算与分析：λ=0.1，γ=0.45, 2F φ=0.9，0TH V =0.7V GS =3-x V ，V DS =3-x V ，V SB =x V ，TH V =F SB F TH V V φφγ220-++①当0)9.09.0(45.07.03>-+---=-X X TH G S V V V V 时，即X V <1.97时，M1工作在饱和区：DS TH GS ox n X V V V LW C I )1()(u 212λ+-=)1.13.3()9.09.045.03.2(u 212X X X ox n V V V LW C --+--= g m =D oxn I L W C u 2=x ox n I L W C u 2 ○2 x V >1.97时， M1管将处于截止状态；x I =0； m g =0。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备开发环境开发板三.实验内容要求1：根据参考内容，用原理图输入方法实现一位全加器。
1）用QuartusII波形仿真验证；2）下载到DE0 开发板验证。
要求2：参照参考内容，用74138 3-8 译码器和7400 与非门，用原理图输入方法实现一位全减器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用74138 3-8 译码器和7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
西工大数字集成电路实验报告 数集实验2(1)
实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。
因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。
有比逻辑。
因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。
2.计算出这个电路的V OH V OL及V IH V IL。
（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。
西北工业大学数电实验一
示波器的使用和TTL 逻辑电路设计一、 实验目的1. 加深了解TTL 逻辑门电路的结构和参数；2. 认识和掌握基本的TTL 逻辑门电路的连接方式；3. 熟悉数字型示波器的基本使用方法 二、 实验设备数字电路实验箱、数字双踪示波器、74LS20、电位器、电阻 三、 实验原理1. TTL 实现与运算AB AB F ==1该逻辑函数的逻辑电路如图a 所示：图a2. TTL 实现或运算B A B A B A F =+=+=2该逻辑函数的逻辑电路如图b 所示：(悬空)1F图b3. TTL 实现异或运算ABB AB A AB B AB A AB B AB A B A B A F 3=+=+=+=该逻辑函数的逻辑电路如图c 所示：图c四、 实验内容1. TTL 实现与运算2FAB3F A把输入信号A和B分别从引脚1和2输入，从3输出信号AB，再利用（2）中的方法，将引脚3输出的信号从引脚4输入，引脚5悬空（相当于输入高电平），从引脚6输出信号就实现了与门；2.TTL实现或运算先采用1中的方法实现A和B，分别从引脚1和4输入信号A和B，引脚2和5悬空（相当于输入高电平），引脚3和6就分别输出了信号A和B。
再将引脚3和6输出的信号分别输入到引脚9和10，由引脚8输出信号就实现了或门；3.TTL实现异或运算把输入信号A和B分别从引脚1和2输入，从3输出信号AB，再从引脚4和9分别输入信号A和B，由引脚3输出的信号AB分别从引脚5和10输入，这样引脚6和8分别输出信号A AB⋅，最后分别将⋅和B AB⊕；这两个信号从引脚12和13输入，则从引脚14输出的信号就是A B五、实验结果1.TTL实现与运算2.TTL实现或运算3.TTL实现异或运算六、故障排除1.确保74LS00和电路板接触良好，能够很好的传递电路信号；2.电路连接接口连接紧密，电位器能很好的实现电路的开闭。
七、心得体会加深了解TTL逻辑门电路的结构，认识和掌握基本的TTL逻辑门电路的连接方式，为今后的数字电路学习和实践打下坚实的基础。
西工大_数电实验_第二次实验_实验报告
数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。
1）用 QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：编写一个将二进制码转换成 0-F 的七段码译码器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板，利用开发板上的数码管验证。
要求3：编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
要求4：编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。
1）下载到 DE0 开发板验证。
（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的 LED 灯观察输出信号）。
2）电路框图如下：扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。
（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示 0WHEN"0001"=>dis_out<="1111001";--显示 1WHEN"0010"=>dis_out<="0100100";--显示 2WHEN"0011"=>dis_out<="0110000";--显示 3WHEN"0100"=>dis_out<="0011001";--显示 4WHEN"0101"=>dis_out<="0010010";--显示 5WHEN"0110"=>dis_out<="0000010";--显示 6WHEN"0111"=>dis_out<="1111000";--显示 7WHEN"1000"=>dis_out<="0000000";--显示 8WHEN"1001"=>dis_out<="0010000";--显示 9WHEN"1010"=>dis_out<="0001000";--显示 AWHEN"1011"=>dis_out<="0000011";--显示 bWHEN"1100"=>dis_out<="1000110";--显示 CWHEN"1101"=>dis_out<="0100001";--显示 dWHEN"1110"=>dis_out<="0000110";--显示 EWHEN"1111"=>dis_out<="0001110";--显示 FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到 1Hz 时=25000000。
西工大模电实验报告记录
西工大模电实验报告记录————————————————————————————————作者：————————————————————————————————日期：模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法，观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示：1.静态工作点的调整和测量（1） 输入端加入1KHz 、幅度为50mV 的正弦波，如图所示。
当按照上述要求搭接好电路后，用示波器观察输出。
静态工作点具体调整步骤如下： 现象 出现截止失真 出现饱和失真 两种失真都出现 无失真 动作 减小W R增大W R减小输入信号加大输入信号根据示波器上观察到的现象，做出不同的调整动作，反复进行，使示波器所显示的输出波形达到最大不失真。
（2） 撤掉信号发生器，使输入信号电压0i V ，用万用表测量三极管的三个极分别对地的电压，,,,,E B C CEQ CQ V V V V I ，根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表，并与估算值进行比较。
理论估算值实际测量值B VC VE VCE VC IB VC VE VCE VC I2.913v7.976v2.213v5.763v2.012mA2.881V8.069V2.173V5.912V1.964mA2.电压放大倍数的测量（1）输入信号为1kHz 、幅度为50mV 的正弦信号，输出端开路时，示波器分别测出i V ，o V 的大小，然后算出电压放大倍数。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
集成电路导论实验报告
集成电路导论实验报告实验一：集成电路的基本参数测量方法实验目的：1. 了解集成电路的基本参数。
2. 学习集成电路的测量方法。
3. 掌握集成电路测量所需的仪器和设备的使用方法。
实验器材：1. 集成电路：选取常见的几种逻辑门电路芯片。
2. 集成电路测试台：包括电源、波形发生器、示波器等。
3. 测试电缆和测量仪器。
实验步骤：1. 准备集成电路和测试台，并将电源、波形发生器和示波器连接好。
2. 将集成电路插入测试台相应插槽，并按照测试仪器的要求连接电路。
3. 打开电源并设置合适的电压和频率。
4. 使用示波器观察集成电路的输入输出电压波形，并记录相应数据。
5. 根据所测数据计算集成电路的基本参数，如电压增益、功耗等。
6. 对不同类型的集成电路重复上述步骤，进行不同参数的测量。
实验结果：以74LS00为例，通过测量得到的数据如下：输入电压：2V输出电压：4V功耗：20mW增益：2实验讨论：根据测得的数据，可以看出74LS00逻辑门电路芯片在2V的输入电压下，产生4V的输出电压，且功耗为20mW。
通过计算得到的增益为2，即输出电压是输入电压的2倍。
这些参数的测量结果可以用来评估集成电路的性能和设计电路时的参考。
实验总结：通过本次实验，我们学习了集成电路的基本参数测量方法，掌握了集成电路测量所需的仪器和设备的使用方法。
实验中我们选取了几种常见的逻辑门电路芯片进行了测量，通过观察波形、记录数据和计算参数，获得了它们的基本参数。
这些参数的测量对于电路设计和性能评估都具有重要的参考价值。
西工大数电实验报告一
数字电子技术基础实验报告姓名： 班级： 学号：实验日期：年月日实验一：TTL 集成逻辑门的参数测试一、实验目的（1） 把握TTL 与非门各参数的物理意义及测试方式。
（2） 把握TTL 器件的利用规那么。
（3） 把握TTL 与非门的逻辑功能。
二、实验原理本实验将对TTL 集成逻辑与非门74LS00的逻辑功能及要紧的参数进行测试。
74LS00是2输入4与非门，图1（a ），（b ）为其逻辑符号及引脚排列图。
(a)(b)图1 74LS00逻辑符号及引脚排列图 （a ）74LS00逻辑符号；（b ）74LS00引脚排列74LS00与非门的逻辑功能当输入端有一个或一个以上是低电平常，输入端为高电平；只有当输入端全数为高电平常，输出端才是低电平。
其逻辑表达式为Y AB三、所需元件电源，示波器，面包板，与非门74LS00，导线 四、内容1.TTL 信号的产生利用面包板上的555按时器来产生方波信号并进行测试 2.测试与非门功能如下图在实验箱上连接电路，输入端与逻辑开关相连，输出端与指示灯相连。
将测试结果填入表1中，并写出与非门的逻辑表达式。
表1图2 74LS00逻辑功能测试电路五、门的逻辑变换（1） 与门：F AB =逻辑变换：1F AB AB AB ===• 电路如图3所示：开关开关图3（2） 或门：F A B =+逻辑变换：11F A B A B AB A B =+=+==•• 电路如图4所示：图4（3） 异或门：F A B =⊕逻辑变换：F A B AB AB ABB AAB ABBAAB =⊕=+=+= 电路如图3所示：图5六、测试结果1. 所得方波波形如图：2.填表1：逻辑表达式：Y AB3. 示波器的通道1接A ，通道2接Y ，B 别离接“1”（高电平）和“0”（低电平）（1） 与门B=1 B=0输入输出 A B Y 0 0 1 0 1 1 1 0 1 11（2）或门B=1B=0（3）异或门B=1 B=0七、结论用与非门能够实现与、或和异或门的逻辑链接八、体会、试探题这种集成与非门的逻辑器件，体积较小，而且能够同时实现多种逻辑电路的链接，专门大程度上简化了电路。
西工大 数字集成电路实验组合逻辑的设计
数字集成电路实验报告西北工业大学2014年5月19日星期一实验二、组合逻辑的设计一、分析电路，解答下面的问题。
使用互补CMOS，实现逻辑表达式：((++)(+=)+BFGEDACX)并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）：NMOS：W/L=1um/0.5um；PMOS：W/L=3um/0.5um；①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？答：把逻辑表达式化简得+++++=)+()((=)=FGFABCDEG⨯EXX+DABC画出逻辑图如下②在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间)当输入电压变化如下时 Vin[6:0]0 11111112 00000004 11111116 01110108 011110010 0000000得到延时如下：besttphl= 1.3190E-08 targ= 4.0182E-06 trig= 4.0050E-06besttplh= 1.7432E-08 targ= 2.0225E-06 trig= 2.0050E-06worsttplh= 3.6379E-08 targ= 6.0414E-06 trig= 6.0050E-06worsttphl= 2.4113E-08 targ= 8.0291E-06 trig= 8.0050E-06二、考虑下面的逻辑电路：Y解决下面的问题：1、 写出这个CMOS 逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同：NMOS ：W/L=1um/0.25um ；PMOS ：W/L=2um/0.25um ；答：CMOS 逻辑门的逻辑表达式CD B A Y )(+=CMOS 尺寸如下：2、 考虑使PHL t 和PLH t 达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和最终输入状态。
西北工业大学数字逻辑实验报告
数字电路技术实验报告学号：姓名：日期：一、实验目的：（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备：（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路：74LS90；（5）.集成电路：74LS00；三、实验原理：计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成 其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容：（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果：（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；（2）.四变量卡诺图：F4=Q3；（3）.四变量卡诺图：F 2=Q .Q .Q .Q 1020；（4）.四变量卡诺图；F 1=Q 1；（5）.把F 8接地；F 4接Q 3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会：这次实验综合性较强，主要考察了我们从实际问题中抽象出逻辑函数的能力。
西北工业大学数电实验报告一Quartus和 Multisim
数字电子技术基础实验报告题目：实验一 TTL集成门电路逻辑变换小组成员：小组成员：实验一TTL集成门电路逻辑变换一、实验目的通过完成所要求的实验内容，来熟练掌握运用TTL集成门电路逻辑变换的基本原理，充分了解 Multisim 软件的仿真技术和QuartusII 软件的绘制原理图、编译程序、波形仿真等功能及将程序写入开发板的全体流程步骤，深入学习数字电路在实践运用中所面临的场景，进而为后续对数字电路更深层次的使用及实验打下良好铺垫。
二、实验要求要求一：测试与非门逻辑功能。
用MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求二：用与非门实现“与”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求三：用与非门实现“或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求四：用与非门实现“异或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求五：用门电路设计实现一位全加器。
用MULTISIM软件仿真后，再用 FPGA 实现电路测试逻辑功能三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识五、实验内容1、（要求一）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 10 1 11 0 11 1 02、（要求二）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 01 0 01 1 13、（要求三）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 11 0 11 1 14、（要求四）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 11 0 11 1 05、（要求五）（1）全加器的真值表（2）最简逻辑表达式推导（3）原理图（Multisim和QuartusII中绘制的原理图）：（4）波形仿真：（5）记录电路输出结果A B C S C00 0 0 0 00 0 1 0 10 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 0 0六、实验过程中的问题1.软件使用过程中一直有着繁琐的不规范的使用步骤和流程2.写入目标器件时步骤不当，严重拖累实验过程七、心得体会1.模拟过程中学会了Multisim 和 Quartus 的基本用法，能够自主学习和运用课程中的知识去解决现实问题2.在解决问题的过程中虽然遇到了障碍以及问题，但是在我和我队友的一起努力下，最终终于解决了问题，体现了团队合作的重要性。
西工大数电实验报告——计数器及其应用
计数器及其应用班级：03051001班 学号： 姓名： 同组成员：一、 实验目的1. 熟悉常用中规模计数器的逻辑功能。
2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。
3. 运用集成计数器构成1/N 分频器。
二、 实验设备数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90三、 实验原理计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。
实验中用到异步清零二-五-十进制异步计数器74LS90。
74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端)1(0R 、)2(0R 和置“9”端)1(9S 、)2(9S 。
其中)1(0R 、)2(0R 为两个异步清零端，)1(9S 、)2(9S 为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD码）。
数字集成电路实验指导书
数字集成电路实验指导书2012年10月实验1 ：创建工艺库和Virtuoso原理图编辑及仿真一、实验目的：1.创建一个工艺库。
2.掌握电原理图（schematic）设计输入方法。
3.熟悉仿真设置。
二、实验器材：PC机一台，CADENCE的IC5141软件一套。
三、实验步骤：（一）：创建SMIC18工艺库过程1.在当前目录下创建一个目录，目录名为：12WDZXXX（学号后三位）2.将smicmmrf_1p6M_200706091815.tar拷贝到11WDXXX目录并解压。
解压命令：tar –xvf smicmmrf_1p6M_200706091815.tarls时会有一个目录smicmmrf_1p6M_200706091815根据该目录下的docs目录下，打开内容SMIC_0.18MMRF_Reference_Manual.pdf（转到第6页)看相当文档。
3.输入cd回到用户根目录，执行环境变量配置souece cad.cshrc4、cd 11WDXXX 进入11WDXXX目录5、输入icfb & 进入IC5141软件6、执行菜单：Tools/library manager在打开的窗口中: Edit/library path…在library中输入: smic18mmrf在path中输入：前面的路径/smicmmrf_1p6M_200706091815/smic18mmrf然后：file/save as …弹出对话框点击yes（二）：Virtuoso原理图编辑和仿真1、打开Tools/library manager，查看里面是否有:analoglib、basic和smic18mmrf 等相应的库。
若没有这些库要进行另外处理。
2、建立自己的设计库Design Lib。
File->New->Library，弹出“New Library”对话框,在name输入自己定义的名字如：INVlib在Technology File中选：Attach to an existing techfile后点击OK，在弹出的对话框中Technology File选：smic18mmrf后点击OK。
西工大数电实验报告_实验一TTL集成逻辑门电路参数测试
西工大数电实验报告_实验一TTL集成逻辑门电路参数测试实验一TTL集成逻辑门电路参数测试姓名：同组：一、实验目的：（1）加深了解TTL逻辑门的参数意义。
（2）掌握TTL逻辑门电路的主要参数及测量方法。
（3）认识各种电路及掌握空闲端处理方法。
二、实验设备：数字电路实验箱，数字双踪示波器，函数信号发生器，数字万用表，74LS00，电位器，电阻。
三、实验原理：门电路是数字逻辑电路的基本组成单元，目前使用最普遍的双极型数字集成电路是TTL逻辑门电路。
1) 用示波器测量实验箱的电源输出。
2) 用函数信号发生器产生频率1.5KHz信号，其峰峰值为5.0V，偏移为0V。
使用示波器测量该信号（脉冲宽度、周期、幅度和占空比）。
切换示波器耦合方式（AC或DC），观察示波器波形显示的异同。
3）调节信号偏移（1V、1.2V、2.5V），切换示波器耦合方式（AC 或DC），观察示波器波形显示的异同。
分析信号偏移功能的作用。
TTL集成电路的使用规则：（1）插集成块时，要认清定位标记，不得插反。
（2）使用电源电压范围为+4.5V~+5.5V。
实验中要求使用Vcc=+5V。
电源极性不允许接错。
（3）空闲输入端处理方法，悬空，相当于正逻辑“1”，一般小规模集成电路的数据输入端允许悬空处理。
但易受外界干扰，导致电路逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（4）输入端通过电阻接地，电阻值的大小将直接影响电路所处状态。
（5）输出端不允许并联使用（三态门和OC门除外），否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
（6）输出端不允许直接接电源Vcc，不允许直接接地，否则会损坏器件。
四、实验内容：1) 用示波器测量实验箱的电源输出。
2) 用函数信号发生器产生频率1.5KHz信号，其峰峰值为5.0V，偏移为0V。
使用示波器测量该信号（脉冲宽度、周期、幅度和占空比）。
西工大数字集成电路实验报告 数集实验1
实验一、反相器链实验要求：下图反相器中的MOS 管L=0.5u ，W=1.2u 。
试建立反相器子电路，并考察子电路的VTC 特性。
建立完整电路后，分析该反相器链的直流传输特性、时序特性及带负载能力（负载为电容0.5P 1P 2P ）。
一、设计反相器单元VoutVdd二、写出输入文件，执行DC 分析获得反相器的VTC 特性图 Sp 文件：.TITLE 1.2UM CMOS INVERTER.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.2u L=0.5u *（工艺中要求尺寸最大0.5u）Mp out in vdd vdd PMOS W=2.4u L=0.5u * 此处W需做更改)CL OUT 0 0.5PFVDD VDD 0 5VVIN IN 0 PULSE(0 5V 10NS 1N 1N 50N 100N).DC VIN 0 5V 0.1V.op.probe dc v(out).end仿真结果：三、写出SUBCKT并实例化三个，来实现反相器链对反相器链执行DC扫描。
Sp文件：.TITLE 1.2UM CMOS INVERTER CHAIN.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vdd.SUBCKT INV IN OUTMn out in 0 0 NMOS W=1.2u L=0.5uMp out in vdd vdd PMOS W=2.4u L=0.5u.ENDSX1 IN 1 INVX2 1 2 INVX3 2 OUT INVCL OUT 0 1PFVDD VDD 0 5VVIN IN 0 0.DC VIN 0 5V 0.1V.measure DC V1 when v(out)=2.5v.PROBE dc v(out).END仿真结果：V(out)=2.5时，V1的值：四、执行measure 命令测量延迟时间。
西工大数电实验报告
西工大数电实验报告西工大数电实验报告引言：数电实验是电子信息类专业中必不可少的一门实跃实践课程。
通过实验，我们可以更加深入地了解数字电路的原理和应用，培养我们的实践能力和创新思维。
本篇文章将对我在西工大数电实验中所进行的实验进行总结和分析，以期对今后的学习和研究有所帮助。
实验一：逻辑门的实验逻辑门是数字电路中最基本的元件，它们能够实现逻辑运算。
在本次实验中，我们使用了与门、或门和非门，通过连接它们，实现了简单的逻辑电路。
通过实验，我们更加深入地了解了逻辑门的工作原理和真值表的应用。
实验二：译码器的实验译码器是一种将输入信号转换为输出信号的电路。
在本次实验中，我们使用了译码器来实现BCD码到七段数码管的转换。
通过连接译码器和七段数码管，我们成功地将BCD码转换为了对应的数字显示。
这个实验让我们对译码器的工作原理有了更加深入的了解。
实验三：触发器的实验触发器是一种存储器件，能够存储一个比特的信息。
在本次实验中，我们使用了JK触发器和D触发器，通过连接它们，实现了一个简单的计数器电路。
通过实验，我们更加深入地了解了触发器的工作原理和时序逻辑电路的设计。
实验四：计数器的实验计数器是一种能够实现计数功能的电路。
在本次实验中，我们使用了74LS193计数器芯片，通过连接它们，实现了一个四位二进制计数器。
通过实验，我们更加深入地了解了计数器的工作原理和时序逻辑电路的设计。
实验五：存储器的实验存储器是一种能够存储和读取信息的电路。
在本次实验中，我们使用了SR锁存器和D触发器，通过连接它们，实现了一个简单的存储器电路。
通过实验，我们更加深入地了解了存储器的工作原理和时序逻辑电路的设计。
结论：通过参与西工大数电实验，我对数字电路的原理和应用有了更加深入的了解。
实验过程中，我学会了使用逻辑门、译码器、触发器、计数器和存储器等元件，成功地设计和实现了各种数字电路。
这些实验不仅培养了我的实践能力和创新思维，也为我今后的学习和研究打下了坚实的基础。
西电-数字电路实验一
37
任务二、分析与测试图1-5各电路的逻辑功能，并 根据测试结果写出它们的逻辑表达式。
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本节完
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2输入4与非门 6反相器(非门) 2输入4与门 2输入4或门 2输入4异或门
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实验器件管脚图
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实验器件管脚图
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实验器件管脚图
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三、实验原理与任务（一）
静态测试法
检查门电路的真值表 确认门电路的逻辑功 能正确与否 示波器、万用表、逻 辑笔或发光二极管
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三、实验原理与任务（二）
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三、实验设备与器材
数字电路实验台 双踪示波器 稳压电源 万用表 逻辑笔
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数字实验台
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电 源 开 关 16
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逻辑笔
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四、实验进行
选择合适的集成电路 逻辑功能测试 线路连接 加电试验 故障检查
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线路连接
插集成元件时应注意校准其管脚 布线之前，要先对实验中所用的集成元件 进行逻辑功能测试 布线时，为了便于查找，使用的导线最好 是多种颜色的 对于使用元件较多的大型实验，应分块进 行布线，分块调试，最后进行总体连接
20
故障检查
电路设计错误 布线错误 集成电路使用不当或功能不正常 连接点接触不良 电源电压不符合要求等
21
解决故障的方法
逻辑笔
万用表 示波器
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四、实验报告的要求
实验目的 实验仪器、器件 实验内容和步骤：包括方框图、状态图或 真值表、文字说明、逻辑电路图 出现问题及解决方法、讨论及心得体会
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实验四 译码器的设计及延迟估算
1、 设计译码器并估算延迟
设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器
译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)
① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。
确定 译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解： 96332,10int =⨯==ext g C C C ,9.696/10F ==⇒
假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：
81*8*1B ==， 路径努力8.7686.91=⨯⨯==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。
因为逻辑努力：2121G =⨯⨯=，路径努力：6.15386.92=⨯⨯==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。
所以：
.
36.5136.5,68.2236.5,
36.5136.5132211=========g h f g h f g h f
故第一级晶体管尺寸为7.68
1036.5=⨯； 第二级尺寸为956.1768.27.6=⨯；
第三级尺寸为96244.9636.5956.17≈=⨯。
故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++=
② 如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力32.236.5h ==,
故36.5,68.2,32.2,32.24321====f f f f
所以：
第一级尺寸为：()9.2832.210=⨯；
第二级尺寸为：728.632.29.2=⨯；
第三级尺寸为：03.1868.2728.6=⨯；
第四级尺寸为：65.9636.503.18=⨯
正信号通路的延迟为：()0036.2236.5136.5436.5132.2132.2p p p t t t =++++++++= 反信号通路情况与上问相同，延迟为0008.22)36.5136.5436.51(p p p t t t =+++++=
2、 根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实
际电路，并仿真1题中第一问的路径延迟。
设计出实际电路如下：
仿真图如下：
代码如下
.title hubucmos
.options probe
.protect
.lib'D:\synopsys\Hspice_D-2010.03-SP1\lib\cmos25_level49.lib' TEST .vec'D:\Users\lenovo\Desktop\6\t1.vec'
.unprotect
.global VDD
Mng out g 0 0 NMOS w=1um l=0.5um
Mnf out f one 0 NMOS w=2um l=0.5um
Mna one a two 0 NMOS w=4um l=0.5um
Mnb two b 0 0 NMOS w=4um l=0.5um
Mnc one c three 0 NMOS w=6um l=0.5um
Mnd three d four 0 NMOS w=6um l=0.5um
Mne four e 0 0 NMOS w=6um l=0.5um
Mpg out g six vdd PMOS w=6um l=0.5um
Mpf six f vdd vdd PMOS w=6um l=0.5um
Mpa six a five vdd PMOS w=12um l=0.5um
Mpb six b five vdd PMOS w=12um l=0.5um
Mpc five c vdd vdd PMOS w=12um l=0.5um
Mpd five d vdd vdd PMOS w=12um l=0.5um
Mpe five e vdd vdd PMOS w=12um l=0.5um
CL out 0 10pf
vvdd vdd 0 2.5v
.tran 1n 2u start=0n
.measure tran tdelay1 trig v(g) val=1.25 td=0ns fall=1
+targ v(out) val=1.25 td=0ns rise=1
.measure tran tdelay2 trig v(g) val=1.25 td=0ns fall=2
+targ v(out) val=1.25 td=0ns rise=2
.measure tran tdelay3 trig v(g) val=1.25 td=0ns rise=2
+targ v(out) val=1.25 td=0ns fall=2
.measure tran tdelay4 trig v(g) val=1.25 td=0ns rise=3
+targ v(out) val=1.25 td=0ns fall=3
.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g)
.end
tt.vec:
radix 1111111
io iiiiiii
vname a b c d e f g
tunit us
trise 0.01
tfall 0.01
vih 2.5
vil 0.0
vol 0.25
voh 2.25
0 0000001
0.2 0000000
0.4 1111111
0.6 1011010
0.8 1111100
1 1111111
1.2 0000000
1.4 0000001。