计算机组成原理_阵列乘法器设计
6位有符号补码阵列乘法器
6位有符号补码阵列乘法器一. 简介在计算机科学和数字电路设计中，6位有符号补码阵列乘法器是一种重要的电路组件。
补码是一种表示有符号数的编码方式，能够有效地表示负数。
本文将深入探讨6位有符号补码阵列乘法器的原理、设计和应用，并分享对该电路的观点和理解。
二. 原理1. 有符号补码表示有符号补码是一种在计算机中表示负数的常用编码方式。
在6位有符号补码中，最高位表示符号位，0代表正数，1代表负数。
其余位表示数值部分，通过取反加一的方式对负数进行编码。
2. 阵列乘法器阵列乘法器是一种用于执行乘法运算的电路。
6位有符号补码阵列乘法器能够以比较高的效率和较小的面积完成乘法运算。
其主要原理是将乘法运算拆分为多个部分，使用并行的方式进行计算，并最后将结果相加得到最终的乘积。
三. 设计1. 输入和输出6位有符号补码阵列乘法器一般包含两个输入，分别是被乘数和乘数，以及一个输出，即乘积。
被乘数和乘数的输入位数都为6位。
2. 乘法计算乘法计算是6位有符号补码阵列乘法器的核心部分。
它首先对乘数进行拆分，每一位与被乘数相乘，从而生成多个部分乘积。
接下来，对这些部分乘积进行累加，最后得到乘积的结果。
该阵列乘法器的设计需要考虑到乘法运算可能会出现的溢出和进位问题。
3. 控制逻辑6位有符号补码阵列乘法器还需要一些控制逻辑来控制乘法计算的顺序和结果的输出。
这些控制逻辑一般包括时钟信号、使能信号和清零信号等。
四. 应用1. 数字信号处理6位有符号补码阵列乘法器在数字信号处理领域得到广泛应用。
它能够高效地进行乘法运算，常用于滤波器等算法的实现。
2. 图像处理图像处理中经常需要进行像素之间的乘法运算，例如图像增强、滤波和特征提取等。
6位有符号补码阵列乘法器可以在图像处理中快速完成这些乘法运算。
3. 神经网络神经网络是人工智能领域的热门研究方向。
6位有符号补码阵列乘法器能够提供高效的乘法运算支持，可以在神经网络的训练和推理过程中扮演重要角色。
阵列乘法器的基本原理
阵列乘法器的基本原理
阵列乘法器是一种用于执行大规模数字乘法的电路。
它的基本原理是将两个数字分解成一组二进制数，并将每个数的每个位相乘。
这些乘积被组合在一起，并以正确的顺序相加，以产生最终的乘积。
阵列乘法器通常由多个阵列单元构成。
每个单元都包含一组乘法器，可以同时执行多个位的乘法。
这些单元被排列在一个网络上，以便乘积可以在每个单元之间传递和组合。
阵列乘法器的主要优点是速度和可伸缩性。
由于它可以并行执行多个乘法操作，因此可以快速地处理大量数字。
此外，它可以根据需要扩展，以支持更大的数字。
尽管阵列乘法器已经被证明非常有用，但它也存在一些限制。
首先，由于需要大量的硬件，它的成本很高。
此外，它需要大量的电源和散热，这使得它在实际应用中不太实用。
最后，由于它使用二进制数来执行乘法，因此可能会出现精度问题，特别是在处理浮点数时。
总的来说，阵列乘法器是一种强大而灵活的数字乘法电路，可以在很多领域得到应用。
虽然它存在一些局限性，但随着技术的发展，这些问题将逐渐得到解决。
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计算机组成原理阵列乘法器课程设计报告
.课程设计.教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师2016 年10 月 5 日1 课程设计概述1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。
课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。
同时也巩固了我们对课本知识的掌握，加深了对知识的理解。
在设计中我们发现问题，分析问题，到最终的解决问题。
凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。
1.2 设计任务设计一个4位的二进制乘法器：输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）,输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8).1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。
（1）制定设计方案：我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。
（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。
小组成员要积极配合共同达到目的。
2 实验原理与环境2.1 1.实验原理计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。
实验九阵列乘法器
理工大学指挥军官基础教育学院学号实验项目列表实验名称阵列乘法器设计实验实验原理硬件乘法器常规的设计是采用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多的器件，然而“加法-移位”的方法毕竟太慢。
随着大规模集成电路的发展，采用高速的单元阵列乘法器，无论从计算机的计算速度，还是从提高计算效率，都是十分必要的。
阵列乘法器分带符号和不带符号的阵列乘法器，本节只讨论不带符号阵列乘法。
高速组合阵列乘法器，采用标准加法单元构成乘法器，即利用多个一位全加器（FA）实现乘法运算。
对于一个4位二进制数相乘，有如下算式：这个4 × 4 阵列乘法器的原理如图1-3-1所示。
图1-3-1 4×4 阵列乘法器原理图FA（全加器）的斜线方向为进位输出，竖线方向为和输出。
图中阵列的最后一行构成了一个串行进位加法器。
由于FA一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同一极中任意一位FA加法器的进位输出与和输出几乎是同时形成的，与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输入延迟仅与FA的级数（行数）有关，即与乘数位数有关。
本实验用CPLD来设计一个4×4位加法器，且全部采用原理图方式实现。
实验步骤(1)根据上述阵列乘法器的原理，使用Quartus II软件编辑相应的电路原理图并进行编译，其在EPM1270芯片中对应的引脚如图1-3-2所示，框外文字表示I/O号，框内文字表示该引脚的含义（本实验例程见…安装路径\Design\Multiply\Multiply.qpf‟工程）。
(2) 关闭实验系统电源，按图1-3-3连接实验电路，图中将用户需要连接的信号用圆圈标明。
(3) 打开实验系统电源，将生成的POF文件下载到EPM1270中去，CPLD单元介绍见实验1.2。
(4) 以CON单元中的SD13…SD10四个二进制开关为乘数A，SD13…SD10四个二进制开关为被乘数B，而相乘的结果在CPLD单元的L7…L0八个LED灯显示。
计算机组成原理_阵列乘法器的设计
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日目录第1章总体设计方案 01.1设计原理 01.2设计思路 (1)1.3设计环境 (2)第2章详细设计方案 (2)2.1总体方案的设计与实现 (3)2.1.1总体方案的逻辑图 (4)2.1.2器件的选择与引脚锁定 (4)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1一位全加器的设计与实现 (6)2.2.2 4位输入端加法器的设计与实现 (9)2.2.3 阵列乘法器的设计与实现 (13)第3章硬件测试 (16)3.1编程下载 (16)3.2 硬件测试及结果分析 (16)参考文献 (19)附录（电路原理图） (20)第1章总体设计方案1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。
人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。
如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。
将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。
为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。
可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。
这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。
X4 X3 X2 X1 =A× Y4 Y3 Y2 Y1 =B X4Y1 X3Y1 X2Y1 X1Y1X4Y2 X3Y2 X2Y2 X1Y2X4Y3 X3Y3 X2Y3 X1Y3(进位) X4Y4 X3Y4 X2Y4 X1Y4Z8 Z7 Z6 Z5 Z4 Z3 Z2 Z1图1.1 A×B计算竖式X4 ,X3 ,X2 ,X1 ,Y4 ,Y3 ,Y2 ,Y1为阵列乘法器的输入端，Z1-Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X4X3X2X1 ，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z4Z3Z2Z1而且输入和输出结果均用二进制表示 )。
组成原理课设阵列乘法器分解
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：4401102学号：200403011062姓名：余舟华指导教师：李平完成日期：2006年12月31日沈阳航空工业学院课程设计报告目录、 .................................................................................................... 错误！未定义书签。
第1章总体设计方案.. (1)1.1设计原理 (1)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (4)2.2功能模块的设计与实现 (5)2.3仿真调试 (9)第3章编程下载与硬件测试 (10)3.1 编程下载 (10)3.2硬件测试及结果分析 (10)参考文献 (12)附录：电路图 (13)第1章总体设计方案1.1 设计原理串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。
自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的硬件乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。
然而流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。
如图所示的一个阵列乘法器完成X*Y乘法运算（X=X1X2X3X4，Y=Y1Y2Y3Y4）。
阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。
图中每一个方框包括一个与门和一个两位全加器。
阵列乘法器的原理框图如图1.1所示，X[4：1]，Y[4：1]分别是乘数和被乘数输入端，MULT[8：1]为乘积输出端。
图1.1 阵列乘法器原理框图阵列乘法器实现的功能是计算两个四位二进制间的算法，由数据总线将乘数Y[4：1]和被乘数X[4：1]送到乘法器中，经阵列乘法器计算出结果由总线MULT[8：1]输出。
组成原理课设阵列乘法器
组成原理课设阵列乘法器在现代科技的发展中，计算机和电子设备的性能提升日新月异。
而在这些设备中，乘法器是一个至关重要的组成部份。
乘法器的性能直接影响到整个系统的运算速度和效率。
因此，设计一个高效且可靠的乘法器是组成原理课程中的一项重要任务。
一、乘法器的基本概念乘法器是一种用于实现两个数相乘的电子电路。
在计算机中，乘法器的作用是进行大量的乘法运算，从而实现复杂的计算任务。
乘法器通常由多个逻辑门和触发器组成，其内部结构可以分为串行乘法器和并行乘法器两种类型。
二、串行乘法器的原理串行乘法器是一种逐位相乘的乘法器，它将两个数的每一位进行相乘，并将结果相加得到最终的乘积。
串行乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。
2. 将部份积与进位相加，得到新的部份积。
3. 重复以上步骤，直到所有位数都相乘完毕。
4. 将所有的部份积相加，得到最终的乘积。
串行乘法器的优点是结构简单，适合于小规模的乘法运算。
但是由于乘法运算是逐位进行的，所以串行乘法器的运算速度较慢。
三、并行乘法器的原理并行乘法器是一种同时进行多位乘法运算的乘法器，它可以大大提高乘法运算的速度。
并行乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。
2. 将所有的部份积同时进行相加，得到最终的乘积。
并行乘法器的优点是运算速度快，适合于大规模的乘法运算。
但是由于并行乘法器的结构复杂，所以其设计和实现难度较大。
四、阵列乘法器的原理阵列乘法器是一种基于并行乘法器的乘法器，它通过将乘法运算分解成多个子运算，并将这些子运算并行进行，从而提高乘法运算的速度。
阵列乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。
2. 将所有的部份积按照位数进行罗列，形成一个二维矩阵。
3. 将矩阵中的每一行进行相加，得到每一位的乘积。
4. 将所有的乘积相加，得到最终的乘积。
阵列乘法器的优点是结构简单、运算速度快，适合于大规模的乘法运算。
计算机组成原理-定点补码阵列乘法器(3x3)实验报告
课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计院（系）：专业：班级：学号：姓名：指导教师：完成日期：目录总体设计方案 (2)1.1 设计原理 (2)1.2 设计环境 (2)详细设计方案 (2)2.1 实验仪器及元件： (2)2.2 实验内容： (3)2.3 实验过程及结果记录： (3)2.4 实验结果分析： (4)总结 (5)3.1 思考： (5)3.2 收获总结： (5)总体设计方案1.1 设计原理乘法原理：两位乘法器的逻辑表达式：1.2 设计环境EDA环境：MAX+PLUSⅡ软件详细设计方案2.1 实验仪器及元件：4个INPUT 为A B C D；6个AND2；一个非门；一个XOR;4个OUTPUT2.2 实验内容：1.通过真值表设计一个两位乘法器；2.构造运行两位乘法器的仿真波形。
2.3 实验过程及结果记录：1、为设计乘法器新建一个文件夹作工作库，文件夹名不可用中文和空格；2、在MAX+PLUS II新建一个设计文件，选择打开原理图编辑器，然后双击空白处“Enter Symbol”输入各个实验所需元件，将所需元件连接起来形成两位乘法器原理图；3、将设计项目设置成工程文件(PROJECT)；4、对工程文件进行编译、综合和适配等操作，编译后可能会有错误或警告的提醒，没有就证明原理图正确可用。
选择波形编辑器文件进行时序仿真，将相应的信号节点输入进去，并选择END TIME调试5、整仿真时间区域，两位乘法器选择800us比较合适，根据实验指导书的波形图我们调整出四个输入信号的电平，运行仿真器可得对应的四个输出引脚的波形；下面是本次实验我得出的两位乘法器仿真波形：为了精确测量乘法器输入与输出波形间的延时量，可打开时序分析器。
2.4 实验结果分析：根据两位乘法器的原理来看运行出来的乘法器波形图可以看到，当原理图准确无误的时候，输入信号A、B、C、D调整到所需的高、低电平，运行时序仿真后出来的Q1、Q2、Q3、Q4与原理是相一致的，即Q0=BD、Q1=(AD)异或(BC)、Q2=(AC)与(BD与非)、Q3=ABCD，ABCD 间的运算则与数字乘法运算一致，遇0为0，,1*1为1。
阵列乘法器课课程设计
阵列乘法器课课程设计一、教学目标本节课的学习目标包括以下三个方面：1.知识目标：学生需要掌握阵列乘法器的基本原理和操作方法，了解其在工作中的应用和优势。
2.技能目标：学生能够熟练使用阵列乘法器进行计算，提高计算效率，培养学生解决实际问题的能力。
3.情感态度价值观目标：通过学习阵列乘法器，学生能够培养对科学知识的热爱和探索精神，增强对数学学科的信心和兴趣。
二、教学内容本节课的教学内容主要包括以下几个部分：1.阵列乘法器的基本原理：介绍阵列乘法器的概念、工作原理和数学基础。
2.阵列乘法器的操作方法：讲解如何使用阵列乘法器进行计算，包括基本操作和高级应用。
3.阵列乘法器在工作中的应用：通过实际案例，展示阵列乘法器在各个领域中的应用和优势。
4.练习和拓展：布置相应的练习题，让学生巩固所学知识，并进行拓展训练。
三、教学方法为了提高教学效果，本节课将采用以下几种教学方法：1.讲授法：教师通过讲解，引导学生了解阵列乘法器的基本原理和操作方法。
2.案例分析法：教师通过分析实际案例，让学生了解阵列乘法器在工作中的应用和优势。
3.实验法：学生动手操作阵列乘法器，加深对知识的理解和记忆。
4.讨论法：学生分组讨论，分享学习心得和经验，互相促进。
四、教学资源为了支持教学内容和教学方法的实施，本节课将准备以下教学资源：1.教材：为学生提供权威、系统的学习资料。
2.多媒体资料：通过图片、视频等形式，丰富教学手段，提高学生的学习兴趣。
3.实验设备：为学生提供实地操作的机会，增强实践能力。
4.网络资源：引导学生利用网络资源进行拓展学习，拓宽知识面。
五、教学评估为了全面、客观地评估学生的学习成果，本节课将采用以下几种评估方式：1.平时表现：通过观察学生在课堂上的参与程度、提问回答等情况，评估学生的学习态度和理解程度。
2.作业：布置适量的作业，要求学生在规定时间内完成，通过作业的完成质量评估学生的掌握程度。
3.考试：安排一次课堂小测或期中期末考试，测试学生对知识的掌握和应用能力。
计算机组成原理-定点补码阵列乘法器实验报告
课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计院（系）：专业：班级：学号：姓名：指导教师：完成日期：目录总体设计方案 (2)设计原理 (2)设计环境 (2)详细设计方案 (2)实验仪器及元件： (2)实验内容： (3)实验过程及结果记录： (3)实验结果分析： (4)总结 (5)思考： (5)收获总结： (5)总体设计方案设计原理乘法原理：两位乘法器的逻辑表达式：设计环境EDA环境：MAX+PLUSⅡ软件详细设计方案实验仪器及元件：4个INPUT 为A B C D；6个AND2；一个非门；一个XOR;4个OUTPUT实验内容：1.通过真值表设计一个两位乘法器；2.构造运行两位乘法器的仿真波形。
实验过程及结果记录：1、为设计乘法器新建一个文件夹作工作库，文件夹名不可用中文和空格；2、在MAX+PLUS II新建一个设计文件，选择打开原理图编辑器，然后双击空白处“Enter Symbol”输入各个实验所需元件，将所需元件连接起来形成两位乘法器原理图；3、将设计项目设置成工程文件(PROJECT)；4、对工程文件进行编译、综合和适配等操作，编译后可能会有错误或警告的提醒，没有就证明原理图正确可用。
选择波形编辑器文件进行时序仿真，将相应的信号节点输入进去，并选择END TIME调试5、整仿真时间区域，两位乘法器选择800us比较合适，根据实验指导书的波形图我们调整出四个输入信号的电平，运行仿真器可得对应的四个输出引脚的波形；下面是本次实验我得出的两位乘法器仿真波形：为了精确测量乘法器输入与输出波形间的延时量，可打开时序分析器。
实验结果分析：根据两位乘法器的原理来看运行出来的乘法器波形图可以看到，当原理图准确无误的时候，输入信号A、B、C、D调整到所需的高、低电平，运行时序仿真后出来的Q1、Q2、Q3、Q4与原理是相一致的，即Q0=BD、Q1=(AD)异或(BC)、Q2=(AC)与(BD与非)、Q3=ABCD，ABCD间的运算则与数字乘法运算一致，遇0为0，,1*1为1。
5位阵列乘法器原理
5位阵列乘法器原理介绍随着科技的进步，计算机领域取得了巨大的发展。
其中，乘法器作为计算机中的重要组成部分，在各类计算任务中发挥着不可忽视的作用。
本文将重点探讨一种特殊类型的乘法器，即5位阵列乘法器的原理和工作方式。
乘法器的基本原理乘法器是一种电子电路，其主要功能是实现两个数的乘法运算。
传统的乘法器一般采用了基于Booth算法或Wallace算法的乘法器结构，能够实现较高位数的乘法运算。
而5位阵列乘法器则是一种特殊的乘法器，它采用了阵列结构，自动地对两个5位二进制数进行乘法运算。
5位阵列乘法器的结构5位阵列乘法器由多个阵列单元组成，每个阵列单元负责一位的乘法运算。
下面是一个5位阵列乘法器的结构示意图：1.阵列单元1：负责计算第1位的乘法2.阵列单元2：负责计算第2位的乘法3.阵列单元3：负责计算第3位的乘法4.阵列单元4：负责计算第4位的乘法5.阵列单元5：负责计算第5位的乘法每个阵列单元内部由多个逻辑门、触发器和连接线组成，实现对应位的乘法运算。
通过对这些阵列单元的协同工作，5位阵列乘法器能够实现两个5位二进制数的乘法运算。
5位阵列乘法器的工作原理在5位阵列乘法器中，每个阵列单元内部包含了四个主要模块：部分乘积模块、控制模块、累加模块和数据选择模块。
1.部分乘积模块：负责计算原始的部分乘积。
对于阵列单元1，部分乘积就是第1位的乘积；对于阵列单元5，部分乘积就是第5位的乘积。
2.控制模块：根据阵列单元的位置，确定是否需要进行减法运算，以及下一个阵列单元是否需要进位。
3.累加模块：将上一个阵列单元的计算结果与当前部分乘积相加，得到当前阵列单元的最终乘积。
4.数据选择模块：根据控制模块的信号，选择累加模块输出的结果作为下一个阵列单元的输入。
通过这些模块的协同工作，5位阵列乘法器能够逐位地计算两个5位二进制数的乘法结果，并最终得到最终的乘积。
优缺点及应用5位阵列乘法器具有以下优点：1.硬件规模小：相比于传统的乘法器结构，5位阵列乘法器的硬件规模较小，能够在较小的芯片面积内实现高效的乘法运算。
计算机组成原理_阵列乘法器的设计
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (3)2.1总体方案的设计与实现 (4)2.1.1总体方案的逻辑图 (4)2.1.2器件的选择与引脚锁定 (4)2.1.3编译、综合、适配 (5)2.2功能模块的设计与实现 (5)2.2.1一位全加器的设计与实现 (6)2.2.2 4位输入端加法器的设计与实现 (7)2.2.3 阵列乘法器的设计与实现 (10)第3章硬件测试 (13)3.1编程下载 (13)3.2 硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。
人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。
如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。
将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。
为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。
可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。
这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。
X 4 X3X2X1=A× Y4 Y3Y2Y1=BX4Y1X3Y1X2Y1X1Y1X4Y2X3Y2X2Y2X1Y2X4Y3X3Y3X2Y3X1Y3(进位) X4Y4 X3Y4 X2Y4 X1Y4Z8 Z7Z6Z5Z4Z3Z2Z1图1.1 A×B计算竖式X4 ,X3,X2,X1,Y4,Y3,Y2,Y1为阵列乘法器的输入端，Z1-Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X4X3X2X1，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z4Z3Z2Z1而且输入和输出结果均用二进制表示 )。
计算机组成原理 -实验一运算器组成实验_
三．实验内容
验证74LS181的算术运算和逻辑运算功能（采 用正逻辑）
改变运算器的功能设置，观察运算器的输出。
SW-B=1、ALU-B=0保持不变 在给定DR1=65、DR2=A7的情况下，改变运算器的功
能设置，观察运算器的输出，填入下表中，并和理论分 析进行比较、验证。 例如：置S3 S2 S1 S0 M CN为 1 0 0 1 0 1 运算器做加 法运算；
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4.实验步骤
4.对源程序进行编译
在左方Source in Project栏中选中第二行ispLSI1032-70LJ84, 在右方Process for current Source栏中双击第七行JEDEC File按钮，则开始编译。如果编译正确，则生成可下载的文 件JEDEC File，即使出现警告提示，也表示已成功生成了可 下载文件。如果提示错误，则需要修改程序，然后重新编译。
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3.实验原理
对该器件的逻辑系统设计是通过使用硬件描述 语言活原理图输入来实现的，硬件描述语言有 ABEL、VHDL等多种语言。
为了方便同学学习，这里以硬件描述语言进行 编程，描写器件功能，下面用ABEL语言编程 来实现一个加法器。
41
4.实验步骤
1.安装EDA。
打开计算机电源，进入windows系统，安装上述 ispDesignEXPERT软件，安装完成后，桌面和开始菜单中 则建有ispDesignEXPERT软件图标。
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三．实验内容
图中已将用户需要连接的控制信号用圆圈标明（其 他实验相同，不再说明），其中除T4为脉冲信号， 其它均为电平信号。由于实验电路中的时序信号均 已连至“W/R UNIT”的相应时序信号引出端，因此， 在进行实验时，只需将“W/R UNIT”的T4接至 “STATE UNIT”的微动开关KK2的输出端，按动微 动开关，即可获得实验所需的单脉冲，而S3、S2、 S1、S0 、Cn、M、LDDR1、LDDR2、ALU-B、 SW-B各电平控制信号用“SWITCH UNIT”中的二 进制数据开关来模拟，其中Cn、ALU-B、SW-B为 低电平有效，LDDR1、LDDR2为高电平有效。
组成原理课设阵列乘法器
组成原理课设阵列乘法器一、引言阵列乘法器是一种常用的数字电路，用于实现乘法运算。
在计算机和其他数字系统中，乘法运算是一项基本操作，因此阵列乘法器具有广泛的应用。
本文将详细介绍阵列乘法器的组成原理、工作原理和设计要点。
二、组成原理阵列乘法器由多个乘法单元组成，每个乘法单元负责一位乘法运算。
常见的阵列乘法器有二进制乘法器和十进制乘法器两种。
1. 二进制乘法器二进制乘法器采用二进制数的乘法算法，将乘法运算分解为多个位的乘法运算。
每个乘法单元由两个输入端和一个输出端组成。
输入端分别连接两个乘数的对应位，输出端连接乘积的对应位。
乘法单元内部采用逻辑门电路实现乘法运算。
2. 十进制乘法器十进制乘法器采用十进制数的乘法算法，将乘法运算分解为多个位的乘法运算。
每个乘法单元由四个输入端和两个输出端组成。
输入端分别连接两个乘数的对应位，输出端连接乘积的对应位。
乘法单元内部采用BCD码（二进制编码的十进制数）和逻辑门电路实现乘法运算。
三、工作原理阵列乘法器的工作原理与乘法运算的原理相同。
以二进制乘法器为例，假设有两个乘数A和B，每个乘数的位数为n。
阵列乘法器将乘法运算分解为n个位的乘法运算，每个位的乘法运算由一个乘法单元完成。
1. 二进制乘法器(1) 初始化：将所有乘法单元的输出置为0。
(2) 逐位运算：从最低位到最高位，依次对A和B的对应位进行乘法运算，并将结果累加到乘法单元的输出上。
(3) 输出结果：将所有乘法单元的输出按位连接起来，得到最终的乘积。
2. 十进制乘法器(1) 初始化：将所有乘法单元的输出置为0。
(2) 逐位运算：从最低位到最高位，依次对A和B的对应位进行乘法运算，并将结果累加到乘法单元的输出上。
同时，将进位信号传递给下一位的乘法单元。
(3) 输出结果：将所有乘法单元的输出按位连接起来，得到最终的乘积。
四、设计要点设计阵列乘法器时需要考虑以下几个要点：1. 乘法单元的选择：根据乘法运算的需求，选择合适的乘法单元。
直接补码阵列乘法器的设计原理
一、引言
直接补码阵列乘法器可以直接求出两个补码的相乘积，由于符号位也参加运算，运算 速度比起原码阵列乘法器快得多。5 位乘 5 位的直接补码并行阵列乘法器的逻辑结构如图 1 所示。 与原码阵列乘法器不同的是，直接补码阵列乘法器除了采用 0 类全加器之外，还采用 了 1 类和 类全加器， 以对应于输入补码符号位的负的位权值； 图 1 左下角的虚框是行波进 位加法器，为了缩短加法时间，可以用先行进位加法器代替。
三、直接补码阵列乘法器的工作原理
这里分别以被乘数和乘数的正负来说明直接补码阵列乘法器的工作原理。行波进位加 法器的功能还可将乘积中间的带负权值的位进行处理，使它移到最高位(p9)作为符号位。图 3 右上角用六个 0 类全加器，它的工作原理容易理解，左边用六个 1 类全加器的连接的原理 是：由 a4 带负权值，故 a4 b0 带负权值，需用 1 类全加器，也因本位是负权输出，故接下来 也用 1 类全加器，这一列用了三个 1 类全加器。这列第 4 行因 a0 b4 也带负权值，故用 2 类
在这个竖式中，带括位的位具有负的位权值，即(1)＝－1，(0)＝0。原乘积最高两位 0(1) 是带有负位权值的二进制数，相当于 0×21＋1×(－20) ＝－1，因(1)1 相当于 1×(－21)＋1 ×20 ＝－1，故 0(1)可以写成(1)1，这扩充符号位(1)便是乘积的符号位。由此可见，在竖式 乘法中，若乘积中间位有带负位权值的(1)，可照此办法将(1)左移或消去，如果(1)能移到乘 积最左边，则说明乘积为负，这(1)便是补码符号位；否则乘积为正，应在乘积最左边的 1 之左边加一个 0 作为补码符号位。
S 0 X Y Z XY Z X Y Z XYZ C 0 XY YZ ZX
。
组成原理课设阵列乘法器
组成原理课设阵列乘法器一、引言阵列乘法器是计算机中常用的数字电路之一，用于高速乘法运算。
本文将详细介绍组成原理课设阵列乘法器的设计原理、架构和实现方法。
二、设计原理阵列乘法器的设计原理基于乘法运算的基本规则，即将两个数的每一位相乘并相加得到最终结果。
具体来说，阵列乘法器将一个数拆分成多个部分，然后与另一个数的每一位相乘，最后将所有部分的乘积相加得到结果。
三、架构设计1. 输入和输出阵列乘法器的输入包括两个乘数和一个控制信号，输出为乘积。
乘数通常采用二进制表示，控制信号用于控制乘法器的工作模式。
2. 乘法单元乘法单元是阵列乘法器的核心组成部分，用于实现乘法运算。
每个乘法单元可以将两个二进制位相乘得到一个部分乘积，并将其输出给加法器。
3. 加法器加法器用于将所有部分乘积相加得到最终的乘积结果。
可以采用串行加法器或并行加法器，具体选择取决于设计需求和性能要求。
4. 控制逻辑控制逻辑用于生成控制信号，控制乘法器的工作模式。
常见的控制信号包括启动信号、停止信号和清零信号等。
四、实现方法1. 基于门电路的实现方法基于门电路的实现方法是最基础的方法，可以使用与门、或门和非门等基本逻辑门电路来实现乘法器的各个组成部分。
这种方法的优点是简单直观，适用于小规模的乘法器设计。
2. 基于逻辑单元的实现方法基于逻辑单元的实现方法使用逻辑单元来实现乘法器的各个组成部分。
逻辑单元可以是半加器、全加器或者其他逻辑门的组合。
这种方法的优点是灵活性高，适用于大规模的乘法器设计。
3. 基于专用芯片的实现方法基于专用芯片的实现方法使用现成的数字集成电路芯片来实现乘法器。
例如，可以使用FPGA（现场可编程门阵列）来实现乘法器的功能。
这种方法的优点是高度集成化，可以提高设计的效率和性能。
五、总结组成原理课设阵列乘法器是一项重要的设计任务，本文详细介绍了阵列乘法器的设计原理、架构和实现方法。
通过合理选择设计方法和优化电路结构，可以实现高效、稳定的阵列乘法器。
[工学]《计算机组成原理》实验指导书
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计算机组成原理实验指导书（计算机科学与技术专业适用）电子与信息工程学院二○一○年目录第1章运算器 (1)1.1 基本运算器实验 (1)1.2 超前进位加法器设计实验 (6)1.3 阵列乘法器设计实验 (12)第2章存储系统 (14)2.1 静态随机存储器实验 (14)2.2 Cache控制器设计实验 (18)第3章控制器 (23)3.1 时序发生器设计实验 (23)3.2 微程序控制器实验 (26)第4章模型计算机 (35)4.1 CPU与简单模型机设计实验 (35)4.2 硬布线控制器模型机设计实验 (42)4.3 复杂模型机设计实验 (46)第5章精简指令系统计算机 (59)5.1计算机的指令系统 (59)5.2 基于RISC技术的模型计算机设计实验 (62)附录1 软件使用说明 (67)附录2 时序单元介绍 (77)附录3 实验用芯片介绍 (79)第1章运算器计算机的一个最主要的功能就是处理各种算术和逻辑运算，这个功能要由CPU中的运算器来完成，运算器也称作算术逻辑部件ALU。
本章首先安排一个基本的运算器实验，了解运算器的基本结构，然后再设计一个加法器和一个乘法器。
1.1 基本运算器实验1.1.1 实验目的(1) 了解运算器的组成结构。
(2) 掌握运算器的工作原理。
1.1.2 实验设备PC机一台，TD-CMA实验系统一套。
1.1.3 实验原理本实验的原理如图1-1-1所示。
运算器内部含有三个独立运算部件，分别为算术、逻辑和移位运算部件，要处理的数据存于暂存器A和暂存器B，三个部件同时接受来自A和B的数据（有些处理器体系结构把移位运算器放于算术和逻辑运算部件之前，如ARM），各部件对操作数进行何种运算由控制信号S3…S0和CN来决定，任何时候，多路选择开关只选择三部件中一个部件的结果作为ALU的输出。
如果是影响进位的运算，还将置进位标志FC，在运算结果输出前，置ALU零标志。
ALU中所有模块集成在一片CPLD中。
阵列乘法器
这种乘法器要实现n位 ×n位时,需要n(n－1)个 全加器和n2个“与”门。 该乘法器的总的乘法时 间可以估算如下： 令Ta为“与门”的 传输延迟时间,Tf为全加 器(FA)的进位传输延迟 时间,假定用2级“与非” 逻辑来实现FA的进位链 功能,那么我们就有： Ta ＝ Tf ＝ 2T 从演示中可知，最坏 情况下延迟途径,即是沿 着矩阵最右边的对角线 和最下面的一行。因而 得n位×n位不带符
例17:设ｘ＝＋15,ｙ＝－13,用带求补器的原码阵列乘法器求出 乘积ｘ· ＝？ ｙ
[解:]
设最高位为符号位,则输入数据为[ｘ]原 ＝01111 [ｙ]原 ＝ 11101
符号位单独考虑,算前求补级后 |ｘ|＝1111,|ｙ|＝1101 算后经求补级输出并加上乘积 符号位1,则原码乘积值为 111000011。 换算成二进制数真值是 ｘ· ＝( －11000011)2=(-113) ＝ －195相等。
三. 阵列乘法器
早期计算机中为了简化硬件结构,采用串行的1位乘 法方案,即多次执行“加法—移位”操作来实现。 这种方法并不需要很多器件。然而串行方法毕竟 太慢,自从大规模集成电路问世以来,出现了各种形 式的流水式阵列乘法器,它们属于并行乘法器。 1.不带符号的阵列乘法器 设有两个不带符号的二进制整数： A＝am－1…a1a0 B＝bn－1…b1b0 它们的数值分别为a和b,即
a ＝∑ai2i
i＝0
m－1
b ＝∑bj2j
j＝0
n－1
在二进制乘法中,被乘数A与乘数B相乘,产生m＋n位乘积P： P＝pm＋n－1…p1p0 乘积P 的数值为
实现这个乘法过程所需要的操作和人们的习惯方法非常类 似:(如下页图所示）： 上述过程说明了在m位乘n位不带符号整数的阵列乘法 中,“加法—移位”操作的被加数矩阵。每一个部分乘积项(位 积)aibj叫做一个被加数。这m×n个被加数{aibj|0≤i≤m－1和 0≤j≤n－1}可以用m×n个“与”门并行地产生（如右下图所 示）。显然,设计高速并行乘法器的基本问题,就在于缩短被加 数矩阵中每列所包含的1的加法时间。 5位×5位阵列乘法器的逻辑电路图演示
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沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日沈阳航空航天大学课程设计报告_______________________________________________________________________________目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (3)2.1总体方案的设计与实现 (4)2.1.1总体方案的逻辑图 (4)2.1.2器件的选择与引脚锁定 (4)2.1.3编译、综合、适配 (5)2.2功能模块的设计与实现 (5)2.2.1一位全加器的设计与实现 (6)2.2.2 4位输入端加法器的设计与实现 (7)2.2.3 阵列乘法器的设计与实现 (10)第3章硬件测试 (13)3.1编程下载 (13)3.2 硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。
人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。
如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。
将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。
为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。
可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。
这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。
X 4 X3X2X1=A× Y4 Y3Y2Y1=BX4Y1X3Y1X2Y1X1Y1X4Y2X3Y2X2Y2X1Y2X4Y3X3Y3X2Y3X1Y3(进位) X4Y4 X3Y4 X2Y4 X1Y4Z8 Z7Z6Z5Z4Z3Z2Z1图1.1 A×B计算竖式X4 ,X3,X2,X1,Y4,Y3,Y2,Y1为阵列乘法器的输入端，Z1-Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X4X3X2X1，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z4Z3Z2Z1而且输入和输出结果均用二进制表示 )。
阵列乘法器的总原理如图1.2所示。
图1.2 阵列器的总原理图1.2 设计思路（1）整体部分：阵列乘法器采用的是先逐位求解部分积，本课程设计要完成X 与Y 的乘法运算(X=X 4X 3X 2X 1,Y=Y 4Y 3Y 2Y 1)， 采用自上而下的设计方法，顶层设计采用8输入和8输出的一个自设置芯片，芯片内部封装16个模块，构成4×4的乘法阵列，如图1.3所示，阵列的每一行送入乘数Y 的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。
图 1.3 阵列乘法器4×4阵列（2）单元部分：设计整体框图中的每一个细胞模块实现的功能是计算部分积和向高位的进位。
（3）仿真部分：将整个电路连接好以后即可进行仿真，用以验证设计是否X10 X20 X3 0 X4Y4 0Y3 0Y1 0Y2 021763458全加&进位入Xi Yi部分积出进位出 部分积入X1 Z1 X2 Z2 X3 Z3 X4 Z4 Y1 Z5 Y2 Z6 Y3 Z7 Y4 Z8正确。
主要需要仿真的部分有：一位全加器、4输入加法器以及整体电路图。
（4）采用硬件描述语言进行电路设计并实现给定的功能，设计的原理图经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
阵列乘法器是由十六个模块组成，每一个模块构包括一个与门和一位全加器。
具体的各个模块的设计在模块设计中一一呈现。
1.3 设计环境（1）硬件坏境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
具体内容如下：COP2000实验仪：COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。
XCV200实验板：在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。
用FPGA 实验板可设计8 位16 位和32 位模型机（2）软件坏境：Xilinx foundation f3.1设计软件、COP2000仿真软件。
Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。
该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。
第2章详细设计方案2.1 总体方案的设计与实现本课设采用自上而下的设计方法，其顶层方案图实现4×4位阵列乘法器的逻辑功能，采用原理图设计输入方式完成，把16个细胞模块封装在自设置的芯片内，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定，即在每一个IPAD与OPAD都锁定一个引脚。
2.1.1总体方案的逻辑图顶层图形文件主要由四位被乘数输入端(X4X3X2X1)、四位乘数输入端(Y4Y3Y2Y1)和八位乘积输出端(Z8Z7Z6Z5Z4Z3Z2Z1)。
4×4阵列乘法器总设计框图可利用Xilinx foundation f3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 4×4阵列乘法器总设计框图2.1.2器件的选择与引脚锁定（1）器件的选择硬件设计环境以伟福COP2000型计算机组成原理实验仪和XCV200实验板为硬件平台，采用Xilinx foundation f3.1设计工具和COP2000仿真软件。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。
表2.1信号和芯片引脚对应关系阵列乘法器内部信号原理图中的信号XCV200芯片引脚Y4 YY4 P41Y3 YY3 P40Y2 YY2 P39Y1 YY1 P38X4 XX4 P36X3 XX3 P35X2 XX2 P34X1 XX1 P33Z8 ZZ8 P125Z7 ZZ7 P124Z6 ZZ6 P109Z5 ZZ5 P108Z4 ZZ4 P107Z3 ZZ3 P99Z2 ZZ2 P93Z1 ZZ1 P782.1.3编译、综合、适配利用Xilinx foundation f3.1对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。
2.2功能模块的设计与实现4×4阵列乘法器的每一个模块都是由一个两输入与门和一个全加器组成的，设计时将与门和全加器使用原理图输入设计方式实现阵列乘法器一个模块的功能。
下面分成三大块：由小单元器件模块到最终阵列乘法器大功能模块（其中包括：功能表，仿真图）2.2.1一位全加器的设计与实现2.2.1.1 功能描述一位全加器指两个多位二进制数中的某一位的加法运算电路，其输入变量有3个：被加数XN、加数YN、低一位的进位输入CIN；输出变量有2个：产生的和FN和进位输出COUT。
一位全加器的真值表如表2.1所示。
表2.2一位全加器真值表XN YN CIN COUT FN0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1由表可写出逻辑表达式如下：COUTN=（YN）,(CIN)(XN),+（XN）,(CIN),(YN)+（YN）,(CIN),(XN)+（YN）(CIN)(XN)FN=（YN）(CIN)(XN),+（XN）(CIN)(YN),+（YN）(XN)(CIN),+（YN）(CIN)(XN)化简结果如下：COUTN=(XN)(YN)+CIN(XN⊕YN)FN=XN⊕YN⊕CIN2.2.1.2 电路图根据逻辑表达式的化简结果可得一位全加器的逻辑图，如下图2.2所示：图2.2一位全加器的电路图一位全加器可以由两个与门，三个异或门及一个或门构成，XN,YN,CIN分别表示乘数与被乘数的一位二进制数和来自低位的进位。
2.2.1.3 功能仿真仿真调试主要验证设计电路逻辑功能、时序的正确性，用高电平代表输入的二进制数为1，低电平代表输入的二进制数为0，本设计中主要采用功能仿真方法对设计的一位全加器电路进行仿真。
（1）建立仿真波形文件及仿真信号选择：功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如功能表2.1所示。
图2.3 一位全加器的功能仿真图（2）功能仿真结果与分析上图2.3是一位全加器的功能仿真波形结果，而仿真数据结果如表2.1所示，当输入分别为000、001、010、011、100、101、110、111时，相对应的输出分别为00、01、01、10、01、00、00、11，对表与仿真图的结果进行对比，可以看出功能仿真结果是正确的，进而说明电路设计正确性2.2.2 4位输入端加法器的设计与实现2.2.2.1功能描述4位输入端加法器是在一位全加器的基础之上加上一个与门所构成，其真值表如表2.3所示。
表2.3 4位输入端加法器真值表XIN YIN PARTIN CNIN CNOUT PARTOUT0 0 0 0 0 00 0 1 1 1 00 1 0 0 0 00 1 1 1 1 01 0 0 0 0 01 0 1 1 0 01 1 0 0 1 01 1 1 1 1 10 0 0 1 0 00 0 1 0 1 00 1 0 1 0 00 1 1 0 1 01 0 0 1 0 01 0 1 0 1 01 1 0 1 0 11 1 1 0 1 1其中XIN、YIN表示乘数与被乘数多位二进制中的一位二进制数,CNIN表示进位输入,CNOUT表示进位输出,PARTOUT表示部分积。