学号_姓名_3-8译码器实验报告
3-8译码器实验报告
3-8译码器实验报告
班级：121 姓名：连森学号：02
1.实验目标与实验要求：
1.理解译码器的概念和意义
2.理解译码器在计算机电路里的作用。
2.实验器材：
Altair 80C31Small 教学实验平台杜邦线
3.实验原理（电路图）：
74HC138 是集成3－8 线译码器，能将3 位二进制码转换为8 位输出信号，这8 位输出信号相对于输入的3 位二进制码的8 种编码，始终只有一位输出有效（低电平），其余7 位皆无效（高电平）
4.实验步骤
首先用杜邦线将A3实验区与逻辑开关K1~K6相连的JP1-1~JP1-6，连接到A7实验区与74HC138相连的JP9单号插针；接着在74HC138的输出端连接绿色LED显示器；然后用跳线连接JP39-1与JP39-2，即可接通电源。
5.实验结果（现象）：
当K4、K5、K6 打到0、0、1时，译码器74HC138 的逻辑功能有效，相应引脚输出低电平，对应LED 熄灭。
否则，74HC138 始终输出高电平（无效电平），LED 全亮。
学号_姓名_3-8译码器实验报告
电子科技大学实验报告学生姓名：学号：指导教师：黄*实验地点：主楼C2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8 译码器实验三、实验学时：4学时四、实验原理开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号，低电平有效input[3:0] switch, //4个拨码开关接口，ON -- 低电平；OFF -- 高电平。
SW3 为总开关；SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注：X 表示ON 或OFF，即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件（Quartus II 13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计，并进行仿真，然后生成配置文件下载到开发板上进行验证。
七、实验器材（设备、元器件）1. 计算机（安装Quartus II 13.1& ModelSim13.1软件平台）；2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。
八、实验步骤（1）新建工程，设置器件属性：在Quartus II 13.1平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Availabledevice”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
在EDATool Settings 页面中，可以设置工程各个开发环节中需要用到的第三方（Altera 公司以外）EDA 工具，我们只需要设置“Simulation”工具为“ModelSim-Altera”，Format 为“Verilog HDL”即可，其他工具不涉及，因此都默认为<None>。
3 8译码器实验报告
3 8译码器实验报告3 8译码器实验报告引言：在数字电路中，译码器是一种常见的逻辑电路，用于将输入的二进制编码转换为对应的输出信号。
本实验旨在通过搭建一个3 8译码器电路，并对其进行测试和分析，以加深对译码器工作原理的理解。
实验目的：1. 理解3 8译码器的基本原理和工作方式；2. 掌握搭建3 8译码器电路的方法；3. 进行实验测试并分析结果。
实验器材：1. 3 8译码器芯片；2. 逻辑门芯片（与门、非门等）；3. 连线板、导线等。
实验步骤：1. 将3 8译码器芯片和逻辑门芯片连接到连线板上；2. 根据芯片引脚的连接要求，使用导线将各个芯片的输入和输出连接起来；3. 将输入信号接入3 8译码器芯片的输入端；4. 将输出信号接入逻辑门芯片的输入端；5. 将逻辑门芯片的输出信号连接到LED灯或其他输出设备上；6. 调整输入信号，观察输出信号的变化。
实验结果：通过实验，我们得到了以下结果：1. 当输入信号为000时，输出信号为00000001；2. 当输入信号为001时，输出信号为00000010；3. 当输入信号为010时，输出信号为00000100；4. 当输入信号为011时，输出信号为00001000；5. 当输入信号为100时，输出信号为00010000；6. 当输入信号为101时，输出信号为00100000；7. 当输入信号为110时，输出信号为01000000；8. 当输入信号为111时，输出信号为10000000。
结果分析：根据实验结果，我们可以看到，3 8译码器将输入的三位二进制编码转换为对应的八位输出信号。
每个输出信号代表一个特定的输入编码。
通过观察输出信号的变化，我们可以清晰地看到译码器的工作原理：根据输入编码的不同，译码器会激活对应的输出线路，将其输出为高电平信号，而其他输出线路则为低电平信号。
实验总结：通过本次实验，我们深入了解了3 8译码器的工作原理和应用场景。
译码器在数字电路中扮演着重要的角色，能够将复杂的二进制编码转换为易于理解和使用的信号输出。
3-8译码器课程设计报告
EDA技术实验报告—3-8译码器的设计一．实验目的1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解QUARTUSⅡ软件的根本操作和应用。
4.初步了解可编程逻辑器件的设计全过程。
二．实验原理3-8译码器的三输入，八输出。
输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为低电平表示无信号产生。
其真值表如以下图所示：当使能端指示输入信号无效或不用对当前的信号进展译码时，输出端全为高电平，表示任何信号无效。
三．实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出〔D0-D7〕。
通过与实验箱的FPGA接口相连，来验证真值表中的内容。
表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时，LED会发亮)四．实验歩骤1.建立工程文件2．建立图形设计软件（1）将要选择的器件符号放置在图形编辑器的工作区域，用正交节点工具将原件安装起来，然后定义端口的名称。
结果如以下图：3.编译前设置（1）选择目标芯片（2）选择目标芯片的引脚状态4.对设计文件进展编译五．管脚的分配根据表1-2和1-3的数据进展管脚的设置1六．对文件进展仿真按下Report按钮观察仿真结果，如下：6.从设计文件到目标器件的加载七．实验现象以及结果文件加载到目标器件后，拨动拨动开关，LED灯会按照真值表对应的灯点亮。
八．实验心得通过本次实验，加深了自己对EDA技术的理解并提高了操作能力。
但是，在实验中仍然遇到了很多困难，还需提高。
3—8译码器
利用G1、NG2A和NG2B级联可将3ห้องสมุดไป่ตู้8译码器扩展为24线译码器；若外界一个反相器，则还可级联扩展成32线译码器。
【实训内容】
首先设计输入，运用软件进行电路的编译与适配，接着通过软件进行电路的仿真和时序的分析。
仿真成功的图如下：
设计的电路图如下：
仿真激励脉冲波形图如下：
成绩：指导教师签名：
苏州市职业大学实训报告
班级：13应用电子3学号：137301328姓名：王锐
实训项目：3-8译码器设计日期：
【实训目的】
（1）学会使用QuartusⅡ软件的图形法输入设计数字电路。
（2）掌握3—8译码器的原理图输入设计。
（3）掌握QuartusⅡ软件的使用步骤。
【实训原理】
138为3—8译码器，一共有54/74S138和54/74LS138两种线路结构形式，其中主要的特性如下：当一个选通端（G1）是高电平的时候，另外两个选通端（NG2A和NG2B）为低电平的时候，可以将地址端（A0、A1、A2）的二进制译码在一个对应的输出端以低电平译出。
【实训总结】
（1）在电路图连接时，由于线路比较复杂，会连错线路，从而导致部分电路无法运行，编译无法成功，所以连接电路时，一定要细心。
（2）在使用软件的时候，有些步骤会漏掉，有时编译的文件名不符合条件，使得仿真激励脉冲波形图会有差异，有时文件再次被打开的时候，无法正常运行。
（3）通过此次的编译和对软件使用，掌握了MAX+plusⅡ软件的使用步骤，让我们对软件的使用有了更深的理解。
3线8线译码器七段译码器实验报告
实验报告数据选择器设计12传感网金涛1228403019一．实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二．实验原理译码器是数字系统中常用的组合逻辑电路。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。
译码是编码的反操作。
常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。
三．实验内容1.设计一个3线—8线译码器。
程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 ISPORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder3_8;ARCHITECTURE rtl of decoder3_8 isSIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININdata <=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2b='0' AND g2a='0')THENCASE INDA TA ISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111001";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHEN OTHERS=> NULL;END CASE;ELSEY<="11111111";END IF;END PROCESS;END rtl;仿真波形仿真波形分析g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。
学号姓名译码器实验报告
电子科技大学实验报告学生姓名：学号：指导教师：黄敏实验地点：主楼C2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8 译码器实验三、实验学时：4学时四、实验原理开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。
本实验 3-8 译码器所有的接口如下。
计算机（安装Quartus II & 软件平台）；2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。
八、实验步骤（1）新建工程，设置器件属性：在Quartus II 平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Available device”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
在 EDA Tool Settings 页面中，可以设置工程各个开发环节中需要用到的第三方（Altera 公司以外）EDA 工具，我们只需要设置“Simulation”工具为“ModelSim-Altera”，Format为“Verilog HDL”即可，其他工具不涉及，因此都默认为<None>。
（详见实验指导书）（2）Verilog源码文件创建与编辑：点击菜单栏的“File→New…”，然后弹出如图所示的新建文件窗口，在这里我们可以选择各种需要的设计文件格式。
可以作为工程顶层设计文件的格式主要在Design Files 类别下，我们选择 Verilog HDL File（或者 VHDLFile）并单击 OK完成文件创建。
将新建的文件保存后通过菜单栏“Project→Add/Remove Files in Project”将刚刚创建的文件加入新建的工程中，点击“Add”加入后选择OK按钮。
（详见实验指导书）（3）Modelsim仿真验证：将工程编译，无误后，采用第三方EDA仿真工具Modelsim进行仿真。
实验三 3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
3-8译码器VHDL设计实验 实验报告
3-8译码器VHDL设计实验报告一、设计原理：先判断使能端口EN状态，当其满足高电平时，判断三个输入端口A2，A1，A0的状态来决定输出。
若使能端口为低电平则固定输出不受逻辑输出A2，A1，A0的影响。
使能有效时按照三个输入状态决定八个输出的状态。
真值表：A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0二、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demo ISPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);EN:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END demo;ARCHITECTURE DEC_BEHAVE OF demo ISSIGNAL SEL:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINSEL(0)<=EN;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);WITH SEL SELECTY<= "00000001" WHEN "0001","00000010" WHEN "0011","00000100" WHEN "0101","00001000" WHEN "0111","00010000" WHEN "1001","00100000" WHEN "1011","01000000" WHEN "1101","10000000" WHEN "1111","11111111" WHEN OTHERS;END DEC_BEHAVE;三、实验步骤(一)、设计输入1 、创建新工程(1) 打开QuartusII软件，在主界面中执行FILE—>New project Wizard(2) 在向导的第一页设置工程文件夹，工程名称及顶层实体名称。
3-8译码器的实现(综合实验)
广东海洋大学学生实验报告书（学生用表）实验名称3-8译码器的实现(综合实验)课程名称EDA 课程号学院(系) 信息学院专业电子信息工程班级1083学生姓名蒙传剑学号200811611323 实验地点钟海楼04017 实验日期2011年4月实验八、3-8译码器的实现(综合实验)一、实验目的：学会用VHDL去实现3-8译码器的实现(综合实验)。
二、实验设备：友晶公司的DE2板。
FPGA核心芯片为EP2C35F672C6。
三、实验内容：实现功能：在DE2板上面用三个开关作为地址的输入，一个开关作为选通使能端，用LEDR中的8位作为输出（低电平有效）四. 实验程序library ieee;use ieee.std_logic_1164.all;entity xie8 isport( en:in std_logic;a: in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0));end xie8;architecture behavioral of xie8 isbeginprocess(en,a)beginif (en='1') thencase a iswhen "000"=> y<="11111110";when "001"=> y<="11111101";when "010"=> y<="11111011";when "011"=> y<="11110110";when "100"=> y<="11101110";when "101"=> y<="11011110";when "110"=> y<="10111110";when "111"=> y<="01111110";when others =>null;end case;GDOU-B-11-112end if;end process;end behavioral;五..实验结果：1、仿真后的RTL图如下：2、仿真的波形图如下：六、心得体会在实验过程中我受易非浅：它让我深刻体会到实验前的理论知识准备，也就是要事前了解将要做的实验的有关质料，如：实验要求，实验内容，实验步骤，最重要的是要记录什么数据和怎样做数据处理，等等。
EDA实验报告三(3-8译码器的设计)
实验三：3-8译码器的设计一、实验目的1、学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握3-8译码器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0);beginCOMB:=C&B&A;case COMB iswhen "000"=>Y<="11111110";when "001"=>Y<="11111101";when "010"=>Y<="11111011";when "011"=>Y<="11110111";when "100"=>Y<="11101111";when "101"=>Y<="11011111";when "110"=>Y<="10111111";when "111"=>Y<="01111111";when others=>Y<="XXXXXXXX";end case;end process;end rtl;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布，掌握其逻辑功能
三、设计过程:
1.工程编译源：功能编译和实际编译。
2.功能仿真：将功能编译后的结果进行仿真。
3.后仿真过程：将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现：将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。
实验三 3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
数字逻辑实验报告
《数字逻辑实验报告》学号：139074131姓名：吴桂春班级：计134班指导老师：申元霞日期：2018.6.10实验一名称： 3-8译码设计一、实验任务设计一个3-8译码器。
二、实验原理1、列出真值表、写出逻辑函数三、实验原理图：三八译码器由三个输入端编码，输出有八个输出端。
用与门以及非门通过“导线”连接而成。
四、实验步骤：1)打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2)选择芯片类型本实验选择EPF10K10LC84-3芯片3)编译配置4)时序仿真：由仿真结果可以看出，本实验仿真成功。
五、实验结果六、实验分析1、结合本次实验，简述原理图输入法设计组合电路的步骤。
设计输入原理图→电路的编译与适配→电路仿真与时序分析→管脚的重新分配与定位→器件的下载编程与硬件实现2、时序仿真波形中，输出波形与输入波形是否同步变化？如何解释输出波形中存在的毛刺？不完全同步变化，存在延迟。
3、连线时，线条不能连接到器件内部，否则会出现编译错误。
同时，添加激励脉冲时a，b，c分别为2倍的关系。
加错激励信号结果也将不正确。
b5E2RGbCAP实验二名称：全加全减器设计一、实验任务设计并实现一个一位全加全减器。
二、实验原理图1.列出真值表、写出逻辑函数。
a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。
p1EanqFDPw三、实验步骤：1）打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2）选择芯片类型本实验选择EPF10K10LC84-3芯片3）编译配置4）时序仿真：由仿真结果可以看出，全加全减器仿真成功。
实验三名称：七段显示译码器一、实验任务设计并实现一个七段显示译码器。
二、实验原理图1. 列出真值表、写出逻辑函数8421BCD输入代码数字A3A2A1A0a b c d e f g 000000000010 000110011111 001000100102 001100001103 010********* 010*********011011000006011100011117 100000000008 1001000010092、数字显示是由0—9共有十个数字所以有四个输入端，输出端分别编码为a—g，每一个字母代表一个笔画。
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电子科技大学
实
验
报
告
学生姓名：
学号：
指导教师：黄敏
实验地点：主楼C2-514
实验时间：（1班）
一、实验室名称：虚拟仪器实验室
二、实验项目名称：3-8 译码器实验
三、实验学时：4学时
四、实验原理
开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号
input ext_rst_n, //外部输入复位信号，低电平有效
input[3:0] switch, //4个拨码开关接口，ON -- 低电平；OFF -- 高电平。
SW3 为总开关；SW4、SW5、SW6 的三个译码输入
output reg[7:0] led //8 个LED 指示灯接口
注：X 表示ON 或OFF，即任意状态。
五、实验目的
熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件（Quartus II 13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容
利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计，并进行仿真，然后生成配置文件下载到开发板上进行验证。
七、实验器材（设备、元器件）
1. 计算机（安装Quartus II 13.1& ModelSim13.1软件平台）；
2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。
八、实验步骤
（1）新建工程，设置器件属性：在Quartus II 13.1平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Available
device”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
在EDA
Tool Settings 页面中，可以设置工程各个开发环节中需要用到的第三方
（Altera 公司以外）EDA 工具，我们只需要设置“Simulation”工具为
“ModelSim-Altera”，Format 为“Verilog HDL”即可，其他工具不涉及，
因此都默认为<None>。
（详见实验指导书）
（2）Verilog源码文件创建与编辑：点击菜单栏的“File→New…”，然后弹出如图所示的新建文件窗口，在这里我们可以选择各种需要的设计文
件格式。
可以作为工程顶层设计文件的格式主要在Design Files 类别下，
我们选择Verilog HDL File（或者VHDL File）并单击OK完成文件创
建。
将新建的文件保存后通过菜单栏“Project→Add/Remove Files in
Project”将刚刚创建的文件加入新建的工程中，点击“Add”加入后选
择OK按钮。
（详见实验指导书）
（3）Modelsim仿真验证：将工程编译，无误后，采用第三方EDA仿真工具Modelsim进行仿真。
1）设置路径：点击Tools →Options…”，进
入选项卡“General EDA Tool Options”，设置“Modelsim-Altera”后面
的路径，即我们安装Modelsim 时的路径；2）完成测试脚本创建与编
辑；3）测试脚本关联设置；4）调用Modelsim进行功能仿真和时序仿
真。
（详见实验指导书）
（4）管脚分配：根据文档“SF-CY4 FPGA学习板原理图Ver2.0”对3-8译码器的进行引脚分配。
（详见实验指导书）
（5）综合、实现与配置文件产生综合。
（详见实验指导书）
（6）FPGA在线下载配置：1）连接开发板并给开发板供电；2）开启Programmer 界面；3）识别USB-Blaster；4）执行在线下载操作。
（详
见实验指导书）
（7）拨动开发板对应按钮，观察输出是否符合预期。
（8）给开发板断电，清理器件，实验结束。
九、实验数据及结果分析
9.1 用Verilog HDL语言编写3-8译码器源码如下：
module txt1(
input ext_clk_25m,
input ext_rst_n,
input [3:0] switch,
output reg[7:0] led
);
always@(posedge ext_clk_25m or negedge ext_rst_n)
if(!ext_rst_n)
led<=8'hff;
else if(switch[0])
led<=8'hff;
else begin
case(switch[3:1])
3'b111:led<=8'b1111_1110;
3'b110:led<=8'b1111_1101;
3'b101:led<=8'b1111_1011;
3'b100:led<=8'b1111_0111;
3'b011:led<=8'b1110_1111;
3'b010:led<=8'b1101_1111;
3'b001:led<=8'b1011_1111;
3'b000:led<=8'b0111_1111;
default:;
endcase
end
endmodule
9.2 TestBench源码如下：
parameter PERIOD=40;
always begin
#(PERIOD/2) ext_clk_25m=0;
#(PERIOD/2) ext_clk_25m=1;
end
initial begin
ext_rst_n=0;
switch=4'b0000;
#10000;
ext_rst_n=1;
end
always #100 switch[0]=~switch[1];
always #40 switch[3:1]=switch[3:1]+1;
9.3 提供仿真波形并对波形进行文字说明：
9.3.1 功能仿真总体波形图1（波形上同时体现switch[0] = 1和switch[0]
= 0两种情况）：
9.3.2 功能仿真波形图2（switch[0] = 1）
当switch[0] = 1时，无论输入switch[3:1]如何变化，输出led始终保持不变，即所有的灯不亮。
9.3.3 功能仿真波形图3（switch[0] = 0）
当switch[0] = 0时，输出状态随着switch[3:1]的变化而变化，需要覆盖到所有led都曾点亮的情况。
9.3.4 时序仿真总体波形图（波形上需要体现延时情况）
9.4 根据原理图完成管脚分配（提供管脚分配截图）
输入端口：时钟复位/按键SW3~ SW6：
输出端口：
图 1 管脚分配对应关系图
根据上面原理图对应关系，可以得到对应得到输入/输出端口对应的管脚，双击每个信号对应的Location部分，输入对应的管脚即可完成分配。
分配好的如下图所示：
图 2 管脚分配图
9.5 FPGA在线下载配置（在开发板上观察实验结果）
十、实验结论
通过本次实验设计并仿真了3-8译码器，且在板子上成功进行了验证！
十一、实验中遇到的问题及相应的解决办法
（1）程序BUG较多
答：写程序时应多注意细节
报告评分：
指导教师签字：。