基于FPGA的数字跑表的设计

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基于FPGA的设计题目

1.花样彩灯控制器的设计设计要求:假设输入脉冲为3MHz，控制16只LED发光二极管每隔1s或2s显示一种花样。

要求显示的花样如下:闪烁2次从LED（0）移位点亮到LED（15）一次全部点亮一次从LED（15）开始逐个熄灭至LED（0）1次闪烁2次。

如果按下清零键时，16只LED均熄灭一次，然后再重新按规律显示。

如果没有按下快/慢选择控制键时，16只LED发光二极管是以每隔1s进行花样显示，否则按下快/慢键选择控制键时，16只LED发光二极管是以每隔2s进行花样显示。

2.利用FPGA实现一个简单的DDS正弦波发生器（DDS：数字显示示波器）可分解为三个部分来设计：时钟产生模块；地址产生模块；ROM查找表模块。

实现思路：①首先，由外部晶振引入40MHz的时钟到FPGA内部，进入时钟产生模块，对时钟进行处理并3倍频程后，得到一个稳定精确的120MHz的系统时钟；②然后，地址产生模块在系统时钟的激励下，将频率控制字与累加寄存器输出的数据进行累加，然后把累加的结果作为地址输出给ROM查找表地址；③最后，ROM查找表模块在每个系统时钟的上升沿，按照地址来读取ROM 查找表中的相应的波形采样点数据并输出，该数就是最终的DDS信号。

3.多功能信号发生器的设计设计要求：设计一个多功能信号发生器，能够以稳定的频率产生锯齿波、增减锯齿波、三角波、阶梯波、正弦波和方波等六种信号。

系统有3个波形选择开关和一个复位开关，通过波形选择开关可以选择以上各种不同种类的输出波形；按下复位开关时，系统将复位。

设计实现：由于FPGA只能直接输出数字信号，而多功能信号发生器输出的各种波形均为模拟信号，因此设计信号发生器时，需将FPGA输出的信号通过D/A转换电路将数字信号转换成模拟信号。

多功能信号发生器可由信号产生电路、波形选择电路和D/A转换电路构成。

如下图所示:时钟信号波形输出选择信号4.数字跑表的设计设计要求:设计一个数字跑表，该跑表具有复位、暂停、秒表计时等功能。

基于FPGA的数字跑表功能的数字钟设计

摘要近年来，科学技术发展飞速，人们的生活质量也不断提高。

传统的时钟已经无法满足现代人的生活要求。

多功能数字钟无论在形态还是在性能上都改变了原有的风格。

本次设计基于原始的数字钟，在此基础上增加了诸项功能。

不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。

设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。

于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。

设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。

经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。

可以手动调整时间，设定闹钟及数字跑表计时。

关键词：FPGA；Verilog HDL；数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA；Verilog HDL；Digital clock；目录摘要 (i)ABSTRACT ............................................................... i i 第一章绪论 . (1)1.1 基于FPGA数字钟的背景和意义 (1)1.2 课题的研究方法和相关技术的发展 (1)1.3 本文的研究目的和主要研究内容 (2)第二章 FPGA简介 (3)2.1 FPGA的原理与基本结构 (3)2.2 FPGA设计流程 (3)第三章 Quartus II 简介 (4)第四章数字钟总体设计方案 (5)4.1数字钟的基本构成 (5)4.2数字钟的工作原理 (5)第五章数字钟的具体设计流程 (6)5.1 本设计的顶层图 (6)5.2 分频模块 (6)5.3 按键去抖动模块 (7)5.4 时钟模块 (8)5.4.1 模式切换功能 (9)5.4.2 时钟计数功能 (9)5.4.3 校时控制功能 (10)5.4.4 闹钟设定功能 (10)5.4.5 数字跑表功能 (11)5.5 数据选择模块 (11)5.6 译码显示模块 (13)5.7 闹钟音乐模块 (14)5.8 整点报时与音乐演奏模块 (15)结束语 (17)致谢 (18)参考文献 (19)附录A FPGA器件EP3C25_V5电路板 (21)附录B 本设计使用的EP3C25_V5管脚配置文件 (22)程序源代码 (23)第一章绪论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。

fpga跑表课程设计

fpga跑表课程设计一、课程目标知识目标：1. 理解FPGA的基本原理，掌握跑表设计的基础知识；2. 学会使用硬件描述语言（如VHDL/Verilog）进行FPGA设计；3. 掌握跑表设计的时序逻辑和组合逻辑，并能够运用到实际设计中；4. 了解FPGA设计中时钟信号的重要性，学会合理分配时钟资源。

技能目标：1. 能够运用所学知识，独立完成FPGA跑表的设计与仿真；2. 培养学生的实际操作能力，提高问题分析和解决能力；3. 学会使用相关软件工具（如Quartus、Vivado等）进行FPGA设计；4. 培养学生的团队协作能力，提高项目完成效率。

情感态度价值观目标：1. 培养学生对电子设计及FPGA技术的兴趣，激发创新意识；2. 培养学生严谨、认真的学习态度，养成良好的学术道德；3. 引导学生关注社会发展，认识到FPGA技术在现代科技中的重要性；4. 培养学生克服困难的意志，提高面对挑战的自信心。

本课程针对高年级学生，结合学科特点，注重理论与实践相结合。

通过本课程的学习，使学生能够掌握FPGA跑表设计的核心知识，提高实际操作能力，培养学生的创新意识和团队协作精神，为今后从事相关领域工作打下坚实基础。

二、教学内容1. FPGA基础知识：- FPGA原理与结构；- 硬件描述语言基础（VHDL/Verilog）；- 常用FPGA开发工具介绍。

2. 跑表设计原理：- 跑表功能需求分析；- 时序逻辑与组合逻辑设计；- 时钟信号分配与设计。

3. FPGA跑表设计实践：- 设计流程与方法；- 代码编写与仿真；- FPGA配置与测试。

4. 教学大纲安排：- 第一周：FPGA原理与硬件描述语言基础；- 第二周：跑表设计原理与时序逻辑设计；- 第三周：组合逻辑设计及时钟信号分配；- 第四周：FPGA跑表设计实践与项目指导；- 第五周：项目验收与评价。

教学内容关联教材章节：- 第一章：FPGA原理与结构；- 第二章：硬件描述语言基础；- 第三章：数字电路设计；- 第四章：FPGA设计实例。

基于FPGA的数字跑表设计报告

基于FPGA的数字跑表设计报告姓名：学号：指导老师：***摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。

一引言科技高度发展的今天，集成电路和计算机应用得到了高速发展。

尤其是计算机应用的发展。

它在人们日常生活已逐渐崭露头角。

大多数电子产品多是由计算机电路组成，如：手机、mp3等。

而且将来的不久他们的身影将会更频繁的出现在我们身边。

各种家用电器多会实现微电脑技术。

电脑各部分在工作时多是一时间为基准的。

本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。

秒表在很多领域充当一个重要的角色。

在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。

他们对时间精确度达到了几纳秒级别。

二项目任务与设计思路本项目的任务是掌握使用VHDL 语言的设计思想；熟悉ise 软件的使用；了解XILINX 学生EDA 实验板。

了解 EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。

在掌握所学的计算机组成与结构课程理论知识时。

通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。

通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。

项目任务与设计思路本项目的指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。

显示格式：三基于VHDL 方法设计方案 VHDL 的设计流程主要包括以下几个步骤：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL 编辑环境。

通常VHDL 文件保存为.vhd文件2.功能仿真：将文件调入HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。

3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。

基于FPGA的数字跑表设计

0 引言在科技高度发展的今天，随着大规模集成电路和计算机的发展，现代电子设计的方法与技术也在不断发生变化。

目前，比较有效的电子设计方法是将板卡设计、可编程逻辑设计和软件开发融合在一起。

而且，计算机的应用与发展已经在人们的日常生活中逐渐崭露头角。

大多数电子产品多是由计算机电路组成，本次设计的课题就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字跑表。

跑表是体育比赛中常用的计时仪器，所以对时间的精确度很高。

1 系统设计1.1 总体设计基于前面的分析，课题数字跑表设计由FPGA器件完成按键控制、数字的显示等核心数字电路的功能。

设计数字跑表，令它通过两个按键来控制计时的开始和结束，一个是清0控制按键，用于设置跑表为初始零状态；另一个是开始/停止控制按键，在清0控制按键无效的时候，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。

数字跑表总体设计框图如图1所示。

1.2 各部分模块设计根据此设计流程，我们可以将数字跑表的设计分为三个主要部分：（1）分频首先根据FPGA器件的基础时钟，进行时钟的设计，将器件自带的时钟频率进行分频，分频成为课题数字跑表所需的时钟信号，课题要求输入时钟频率为100Hz，100Hz=0.01s，使其满足数字跑表计时精度为10ms的要求，我们已知的FPGA器件上自带的时钟信号为50MHz。

图1 数字跑表的流程框图（2）控制根据要求数字跑表要具有控制功能，通过两个按键控制，一个为清零控制按键，控制异步清零，和启动功能，用于设置跑表为初始零状态，另一个按键为开始/停止按键，控制数字跑表的启动和停止，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。

（3）显示最后一步，对所得的数据进行处理，并将其显示。

由显示的时分秒用7段数码管显示出来。

将三个部分整合起来放在index, design idea, design scheme, circuit design of the system, design of the corresponding module of the system, system hardware implementation and test results.Keywords: digital stopwatch;FPGA;Verilog HDL language始/暂停按键）输出信号:MSH,MSL,SH,SL,MH,ML（7段数码管）分频部分器件图如图4所示。

基于fpgh数字跑表课程设计

基于fpgh数字跑表课程设计一、教学目标本课程旨在通过fpgh数字跑表的学习，让学生掌握数字跑表的基本原理、使用方法及其在实际中的应用。

具体的教学目标如下：1.了解数字跑表的基本原理。

2.掌握数字跑表的使用方法。

3.掌握数字跑表在实际中的应用。

4.能够独立操作数字跑表进行测量。

5.能够根据实际需要选择合适的数字跑表。

6.能够对数字跑表进行简单的故障排查和维护。

情感态度价值观目标：1.培养学生对科学技术的兴趣和好奇心。

2.培养学生勇于实践、积极探究的科学精神。

3.培养学生珍惜时间、高效利用时间的意识。

二、教学内容本课程的教学内容主要包括以下几个部分：1.数字跑表的基本原理：介绍数字跑表的工作原理、组成部分及其功能。

2.数字跑表的使用方法：讲解如何正确操作数字跑表进行测量，包括基本操作和注意事项。

3.数字跑表在实际中的应用：举例说明数字跑表在各个领域的实际应用，如运动、交通、工程等。

4.数字跑表的维护与故障排查：介绍数字跑表的日常维护方法及故障排查技巧。

三、教学方法为了提高教学效果，本课程将采用多种教学方法相结合的方式进行教学。

具体包括：1.讲授法：讲解数字跑表的基本原理、使用方法及其应用。

2.讨论法：学生针对数字跑表的实际应用展开讨论，分享彼此的经验和心得。

3.案例分析法：通过分析具体案例，使学生更好地理解数字跑表在实际中的应用。

4.实验法：安排实验室实践环节，让学生亲自动手操作数字跑表，提高操作技能。

四、教学资源为了支持本课程的教学，我们将准备以下教学资源：1.教材：选用权威、实用的数字跑表教材，为学生提供系统的理论知识。

2.参考书：提供相关的参考书籍，丰富学生的知识体系。

3.多媒体资料：制作精美的PPT、视频等多媒体资料，提高学生的学习兴趣。

4.实验设备：准备充足的数字跑表设备，确保每个学生都能动手操作。

5.网络资源：利用网络资源，为学生提供更多的学习资料和实践案例。

五、教学评估为了全面、客观地评估学生在fpgh数字跑表课程中的学习成果，我们将采用以下评估方式：1.平时表现：通过观察学生在课堂上的参与度、提问回答等情况，评估其对课程内容的理解和掌握程度。

(完整版)基于FPGA的数字跑表设计毕业设计

本科毕业论文基于FPGA的数字跑表设计Digital stopwatch design based on FPGA学院名称：电子信息与电气工程学院专业班级：电子信息工程（专升本）2013级2015年5月毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得安阳工学院及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解安阳工学院关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。

作者签名：日期：目录摘要...................................................... Abstract ....................................................引言......................................................第一章绪论................................................1.1 设计背景与意义................................................1.2 跑表的发展趋势................................................第二章实验的软件环境.......................................2.1 MAX+plusⅡ软件................................................2.2 VHDL语言......................................................第三章跑表的设计...........................................3.1跑表的方案选择.................................................3.2跑表的程序流程图 ...............................................3.3顶层设计与VHDL源代码 ..........................................3.3.1顶层实体设计及VHDL源代码 ....................................3.3.2顶层结构体的设计 .............................................3.4跑表的各个模块分析 .............................................3.4.1键输入模块...................................................3.4.2时钟分频模块.................................................3.4.3控制模块.....................................................3.4.4跑表计时模块.................................................3.4.5跑表显示模块.................................................3.5仿真结果.......................................................结语.......................................................致谢.......................................................参考文献....................................................附录A 管脚引用表............................................附录B 跑表的程序代码........................................基于FPGA的数字跑表设计摘要：本数字跑表用于检测需要准确计时或计时场合较为精确且比较精密的环境中。

基于FPGA的数字跑表设计

摘要：本设计以Xilinx公司的XC3S200A芯片为核心，通过VHDL语言进行编程实现。

在48MHz时钟源输入下，通过分频、计数实现精度为百分之一秒的计时，最终用六位LED数码管显示，并可以通过两个按键控制跑表的复位、停止和启动。

一．引言大多数数字系统使用了两种不同的设计方法。

从硬件的角度来看，发展的动力是提高性能：更快、更小、功耗更低、价格更便宜。

这种方式需要巨额的费用，花费的时间也很长。

但是，从软件的角度看，更倾向于使用一个标准的处理器架构，这样只要开发出应用软件然后下载到这些平台即可。

但是由于对操作系统的需求、编译器的低效率等原因，也会造成大的开销。

结果，作为一种折中的方式，可编程器件就被开发出来了。

它拥有众多的优点：在高性能的平台上进行硬件设计，拥有最优化的资源，不需要操作系统，可重新配置等。

现场可编程门阵列（Field Programmable Gate Array，FPGA）是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，不但有较高的性能，同时又具备可编程逻辑的灵活性和可重用性。

二．项目任务与设计思路跑表设计指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD八段数码管显示读数。

显示格式：分秒0.01秒设计思路简述：1、按键：两个按键均采用边缘触发，其中复位键按下后将强制归零并屏蔽启停键作用，启停键每次生效将使计数器的开关状态翻转一次。

2、计数：由于原始时钟频率为48MHz，故先对源时钟进行480000进制计数，以产生间隔为1ms的进位信号，对该信号进行计数并进位，可得到百分秒的计数值，以此类推，可得到十分秒、秒、十秒、分、十分的计数值，需要注意的是，对十秒和十分的计数应是六进制的。

3、LED显示：由于LED采用动态显示，位选与段选使用同一个1KHz的时钟信号进行同步。

其中位选信号从低位到高位一次点亮各位数码管，当某位数码管被点亮时，相应的段选信号就会被送至数码管，控制其显示字符。

数字跑表实验设计

数字跑表设计报告设计任务：在掌握了VHDL 硬件编程语言和了解了基本的FPGA 设计步骤后，设计出一个符合设计指标的数字跑表，并下载到实验板上通过验证。

设计指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。

显示格式：设计步骤：(1) 设计出符合设计要求的解决方案。

(2) 设计出单元电路。

(3) 利用EDA 软件对各单元电路及整体电路进行仿真。

(4) 利用EDA 软件在ELB 电子课程设计实验箱上实现设计。

(5) 撰写设计报告。

设计思路：首先，分析一个完整的数字跑表的具有哪些功能：1、计时功能 2、相应的控制按钮 3、显示计数结果的功能模块；接下来就开始考虑如何应用电路实现上述的三个模块： 1、计时模块应包括稳定、准确的时钟输入和计数模块，考虑到设计指标要求跑表精度为0.01秒，那么计数脉冲的时钟输入就应该是频率为100HZ 的脉冲，而实验板上提供的晶振是32MHZ ，所以先要设计一个320000分频器，分频器的输出才可作计数器的输入；其次计数模块设计应综合考虑跑表的计时范围（1小时）和显示输出（6位输出），6位输出中有两位是六进制输出，其余四位是十进制输出，所以可通过设计4个模10计数器和2个模6分秒 0.01秒计数器来实现，其中较低位的进位输出就是高位的计数输入端。

2、根据设计指标的要求，控制模块应包括开始计时/停止计时、复位两个按钮，即电路设计经常用到的史能端和清零端，这两个控制端口直接接到计数器的清零和史能端即可实现、复位、开始计时/停止计时；但是外围史能输入需要经过史能转换电路后，才可变为计数器可用的史能控制信号。

3、显示计数结果的模块实现较为简单，只需将六位计数结果通过七段译码电路接到输出即可点亮数码管，无需时序控制，直接用组合逻辑电路就可以实现。

数码管显示可以采用扫描显示，用一个频率1KHz的信号扫描一个多路选择器，实现对六位已经锁存的计数结果的扫描输出。

FPGA数字跑表

电子信息工程专业FPGA与ASIC设计实践教程设计报告班级：电子信息工程1303班学号：201315110: 田佳鑫日期：2015年11月4日指导老师：何英昊目录1系统总体方案及硬件设计 (3)1.1设计容 (3)1.2 设计要求 (3)1.3 实现要求 (3)2各模块设计及电路图 (3)2.1设计项目简介 (3)2.2分块设计代码 (4)2.3总体框图设计 (7)2.4管脚锁定图 (8)3课程设计体会 (8)1系统总体方案及硬件设计1.1 设计容数字跑表电路1.2设计要求(1)跑表的计时围为0.01—59min59.99s。

(2)具有异步清零、启动。

计时和暂停功能。

(3)输入时钟频率为100Hz。

(4)要求数字跑表的输出能够直接驱动共阴极7段数码管。

1.3 实现要求(1)分析功能要求,划分功能模块。

(2)编写各模块的Verilog HDL语言设计程序。

(3)在QuartusⅡ软件或其他EDA软件上完成设计和仿真。

(4)根据实验装置上的CPLD/FPGA芯片，在适配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。

2各模块设计及电路图2.1 设计项目简介主控模块分别连接6个数码管显示模块和分频模块，分频模块给主控模块的计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。

2.2分块设计代码（1）分频模块：module fenpin(CLK,CLK2);//输入50MHz，输出分频到1Hzinput CLK;output CLK2;reg CLK2;reg[31:0] counter2;parameter N2=5000000; always(posedge CLK)beginif(counter2==250000)begincounter2<=0;CLK2<=~CLK2;endelsecounter2<=counter2+1;endendmodule（2）控制模块：module sz(clk,clr,pause,msh,msl,sh,sl,mh,ml); inputclk,clr;input pause;output[3:0]msh,msl,sh,sl,mh,ml;reg[3:0]msh,msl,sh,sl,mh,ml;reg1,2;always(posedgeclk or posedgeclr)beginif(clr)begin{msh,msl}<=8'h00;1<=0;endelseif(!pause)beginif(msl==9)beginmsl<=0;if(msh==9)beginmsh<=0;1<=1;endelsemsh<=msh+1;endelsebeginmsl<=msl+1;1<=0;endendalways(posedge1 or posedgeclr) beginif(clr)begin{sh,sl}<=8'h00;2<=0;endelseif(sl==9)beginsl<=0;if(sh==5)beginsh<=0;2<=1;endelsesh<=sh+1;endelsebeginsl<=sl+1;2<=0;endendalways(posedge2 or posedgeclr) beginif(clr)begin{mh,ml}<=8'h00;endelseif(ml==9)beginml<=0;if(mh==5)mh<=0;elsemh<=mh+1;endml<=ml+1;endendmodule（3）显示模块：module XS7D(DIN,DOUT);input [3:0]DIN;output [6:0]DOUT;reg [6:0]DOUT;always (DIN)begincase(DIN) 0:DOUT='b1000000;1:DOUT='b1111001;2:DOUT='b0100100;3:DOUT='b0110000;4:DOUT='b0011001;5:DOUT='b0010010;6:DOUT='b0000010;7:DOUT='b1111000;8:DOUT='b0000000;9:DOUT='b0010000; 10:DOUT='b0001000; 11:DOUT='b0000011; 12:DOUT='b1000110; 13:DOUT='b0100001; 14:DOUT='b0000110; 15:DOUT='b0001110; endcaseendendmodule2.3总体框图设计2.4管脚锁定图三、课程设计体会习制作数字跑表，我对于可编程逻辑器件有了更加深刻地体会。

基于FPGA的数字秒表设计

基于FPGA的数字秒表设计硬件平台：DE2-115软件环境：Quartus II 15.1采样了较为简单的计数⽅法，详细代码就不讲解了，分为三个模块，⼀个是计数模块 count.v，⼀个是显⽰模块 disp.v，还有⼀个是顶层模块miaobiao.v。

有清零按键和暂停拨码开关。

顶层模块：1module miaobiao(2 clk,3 rst_n,4 pause,56 Hex0,7 Hex1,8 Hex2,9 Hex3,10 Hex4,11 Hex5,12 );1314input clk;15input rst_n;16input pause;1718output[6:0] Hex0;19output[6:0] Hex1;20output[6:0] Hex2;21output[6:0] Hex3;22output[6:0] Hex4;23output[6:0] Hex5;2425wire[3:0]h_sec_h;26wire[3:0]h_sec_l;2728wire[3:0]sec_h;29wire[3:0]sec_l;3031wire[3:0]fen_h;32wire[3:0]fen_l;3334 count u0(35 .clk(clk),36 .rst_n(rst_n),37 .pause(pause),3839 .h_sec_h(h_sec_h),40 .h_sec_l(h_sec_l),4142 .sec_h(sec_h),43 .sec_l(sec_l),4445 .fen_h(fen_h),46 .fen_l(fen_l)47 );4849 disp u1(5051 .h_sec_l(h_sec_l),52 .h_sec_h(h_sec_h),5354 .sec_l(sec_l),55 .sec_h(sec_h),5657 .fen_l(fen_l),58 .fen_h(fen_h),5960 .Hex0(Hex0),61 .Hex1(Hex1),62 .Hex2(Hex2),63 .Hex3(Hex3),64 .Hex4(Hex4),65 .Hex5(Hex5)66 );6768endmodulemiaobiao.v计数模块：1module count(2 clk,3 rst_n,4 pause,56 h_sec_h,7 h_sec_l,89 sec_h,10 sec_l,1112 fen_h,13 fen_l14 );1516input clk;17input rst_n;18input pause; //pause为0时正常计数，为1时暂停计数 1920output reg[3:0] h_sec_h; //百分秒低位21output reg[3:0] h_sec_l; //百分秒⾼位2223output reg[3:0] sec_h; //秒⾼位24output reg[3:0] sec_l; //秒低位2526output reg[3:0] fen_h; //分低位27output reg[3:0] fen_l; //分⾼位2829reg flag1; //flag1为百分秒向秒的进位30reg flag2; //flag2为秒向分的进位31reg[27:0] cnt; //32reg clk_100hz;3334/* 100hz 分频 */35always@(posedge clk or negedge rst_n)36if(!rst_n)37 cnt <= 28'd0;38else if(cnt == 249999)39 cnt <= 28'd0;40else41 cnt <= cnt + 1'b1;4243always@(posedge clk or negedge rst_n)44if(!rst_n)45 clk_100hz <= 1'b0;46else if(cnt == 249999)47 clk_100hz <= !clk_100hz;48else49 clk_100hz <= clk_100hz;5051/* 百分秒计数进程，每计满100，flag1产⽣⼀个进位 */52always@(posedge clk_100hz or negedge rst_n)53begin54if(!rst_n) begin55 {h_sec_h,h_sec_l} <= 8'h00;56 flag1 <= 1'b0;57end58else if(!pause) begin59if(h_sec_l == 9) begin60 h_sec_l <= 4'd0;61if(h_sec_h == 9) begin62 h_sec_h <= 4'd0;63 flag1 <= 1'b1;64end65else66 h_sec_h <= h_sec_h + 1'b1;67end68else begin69 h_sec_l <= h_sec_l + 1'b1;70 flag1 <= 1'b0;71end72end73end7475/* 秒计数进程，每计满60，flag2产⽣⼀个进位 */ 76always@(posedge flag1 or negedge rst_n)77begin78if(!rst_n) begin79 {sec_h,sec_l} <= 8'h00;80 flag2 <= 0;81end82else if(sec_l == 9) begin83 sec_l <= 4'd0;84if(sec_h == 5) begin85 sec_h <= 4'd0;86 flag2 <= 1'b1;87end88else89 sec_h <= sec_h + 1'b1;90end91else begin92 sec_l <= sec_l + 1'b1;93 flag2 <= 1'b0;94end95end9697/* 分计数进程，每计数满60，系统⾃动清零 */ 98always@(posedge flag2 or negedge rst_n)99begin100if(!rst_n) begin101 {fen_h,fen_l} <= 8'h00;102end103else if(fen_l == 9) begin104 fen_l <= 4'd0;105if(fen_h == 5)106 fen_h <= 4'd0;107else108 fen_h <= fen_h + 1'b1;109end110else111 fen_l <= fen_l + 1'b1;112end113endmodule114115116117118count.v显⽰模块：1module disp(23 h_sec_l,4 h_sec_h,56 sec_l,7 sec_h,89 fen_l,10 fen_h,1112 Hex0,13 Hex1,14 Hex2,15 Hex3,16 Hex4,17 Hex5,18 );1920input[3:0] h_sec_h;21input[3:0] h_sec_l;2223input[3:0] sec_h;24input[3:0] sec_l;2526input[3:0] fen_h;27input[3:0] fen_l;2829output reg[6:0] Hex0;30output reg[6:0] Hex1;31output reg[6:0] Hex2;32output reg[6:0] Hex3;33output reg[6:0] Hex4;34output reg[6:0] Hex5;3536always@(*) //百分秒个位控制37begin38case(h_sec_l)390:Hex0 <= 7'b1000000; //0401:Hex0 <= 7'b1111001; //1412:Hex0 <= 7'b0100100; //2423:Hex0 <= 7'b0110000; //3434:Hex0 <= 7'b0011001; //4445:Hex0 <= 7'b0010010; //5456:Hex0 <= 7'b0000010; //6467:Hex0 <= 7'b1111000; //7478:Hex0 <= 7'b0000000; //8489:Hex0 <= 7'b0010000; //949default:Hex0 <= 7'b1000000; //0 50endcase51end5253always@(*) //百分秒⼗位控制54begin55case(h_sec_h)560:Hex1 <= 7'b1000000; //0571:Hex1 <= 7'b1111001; //1582:Hex1 <= 7'b0100100; //2593:Hex1 <= 7'b0110000; //3604:Hex1 <= 7'b0011001; //4615:Hex1 <= 7'b0010010; //5626:Hex1 <= 7'b0000010; //6637:Hex1 <= 7'b1111000; //7648:Hex1 <= 7'b0000000; //8659:Hex1 <= 7'b0010000; //966default:Hex1 <= 7'b1000000; //0 67endcase68end6970always@(*) //71begin72case(sec_l)730:Hex2 <= 7'b1000000; //0741:Hex2 <= 7'b1111001; //1752:Hex2 <= 7'b0100100; //2763:Hex2 <= 7'b0110000; //3774:Hex2 <= 7'b0011001; //4785:Hex2 <= 7'b0010010; //5796:Hex2 <= 7'b0000010; //6807:Hex2 <= 7'b1111000; //7818:Hex2 <= 7'b0000000; //8829:Hex2 <= 7'b0010000; //983default:Hex2 <= 7'b1000000; //084endcase85end8687always@(*) //88begin89case(sec_h)900:Hex3 <= 7'b1000000; //0911:Hex3 <= 7'b1111001; //1922:Hex3 <= 7'b0100100; //2933:Hex3 <= 7'b0110000; //3944:Hex3 <= 7'b0011001; //4955:Hex3 <= 7'b0010010; //596default:Hex3 <= 7'b1000000; //097endcase98end99100always@(*) //101begin102case(fen_l)1030:Hex4 <= 7'b1000000; //01041:Hex4 <= 7'b1111001; //11052:Hex4 <= 7'b0100100; //21063:Hex4 <= 7'b0110000; //31074:Hex4 <= 7'b0011001; //41085:Hex4 <= 7'b0010010; //51096:Hex4 <= 7'b0000010; //61107:Hex4 <= 7'b1111000; //71118:Hex4 <= 7'b0000000; //81129:Hex4 <= 7'b0010000; //9113default:Hex4 <= 7'b1000000; //0114endcase115end116117always@(*) //118begin119case(fen_h)1200:Hex5 <= 7'b1000000; //01211:Hex5 <= 7'b1111001; //11222:Hex5 <= 7'b0100100; //21233:Hex5 <= 7'b0110000; //31244:Hex5 <= 7'b0011001; //41255:Hex5 <= 7'b0010010; //5126default:Hex5 <= 7'b1000000; //0127endcase128end129130endmoduledisp.v仿真⽤的是Modelsim SE-64 10.4，只对计数模块进⾏了仿真，不是很直观，代码如下：1 `timescale 1ns/1ns2 `define clk_period 203module count_tb;4reg clk;5reg rst_n;6reg pause;7wire[3:0] h_sec_h;8wire[3:0] h_sec_l;9wire[3:0] sec_l;10wire[3:0] sec_h;11wire[3:0] fen_h;12wire[3:0] fen_l;13 count u0(14 .clk(clk),15 .rst_n(rst_n),16 .pause(pause),17 .h_sec_h(h_sec_h),18 .h_sec_l(h_sec_l),19 .sec_h(sec_h),21 .fen_h(fen_h),22 .fen_l(fen_l)23 );2425initial26 clk = 0;27always#(`clk_period/2) clk = ~clk;2829initial30begin31 rst_n = 1'b0;32 #(`clk_period);33 rst_n = 1'b1;34 pause = 1'b1;35 #(`clk_period*5);36 pause = 1'b0;37 #(`clk_period*1000000);38 $stop;39end40endmodulecount_tb.v由于分频为100hz进⾏百分秒计数，Modelsim跑的⽐较慢，所以我将百分秒计数模块，秒计数模块，分计数模块⼀个个单独来进⾏仿真，这样速度较快，容易找到问题，功能上是可以完全实现的。

数字跑表

自己做的简易数字跑表，基于de2的fpga的验证，有复位，暂停功能。

自己测试过了，成功。

只是这个算法很简单，就是一步步写的verilog语言。

现在正在设计另一种算法。

module paobiao1(CLK,CLR,PAUSE,HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7); input CLK,CLR,PAUSE;output[6:0]HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7;reg[6:0]HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7;reg[3:0] MSH,MSL,SH,SL,MH,ML,H,L;reg[18:0]count;reg [3:0]cn1,cn2,cn3;always @(posedge CLK )begincount=count+1'b1;if(count==19'd250000)beginif(CLR)begin{MSH,MSL}=8'h00;cn1=0;HEX1=7'b1000000;HEX0=7'b1000000;endelseif(!PAUSE)beginif(MSL==4'ha)beginMSH=MSH+4'h1;MSL=4'h0;case(MSH)4'h0:HEX1=7'b1000000;4'h1:HEX1=7'b1111001;4'h2:HEX1=7'b0100100;4'h3:HEX1=7'b0110000;4'h4:HEX1=7'b0011001;4'h5:HEX1=7'b0010010;4'h6:HEX1=7'b0000010;4'h7:HEX1=7'b1111000;4'h8:HEX1=7'b0000000;4'h9:HEX1=7'b0010000;4'ha:HEX1=7'b1000000;endcaseif(MSH==4'ha)beginMSH=4'h0;cn1=1;endendelsebeginMSL=MSL+1; cn1=0;case(MSL)4'h0:HEX0=7'b1000000;4'h1:HEX0=7'b1111001;4'h2:HEX0=7'b0100100;4'h3:HEX0=7'b0110000;4'h4:HEX0=7'b0011001;4'h5:HEX0=7'b0010010;4'h6:HEX0=7'b0000010;4'h7:HEX0=7'b1111000;4'h8:HEX0=7'b0000000;4'h9:HEX0=7'b0010000;4'ha:HEX0=7'b1000000;endcaseendendendendalways @(posedge cn1 or posedge CLR)beginif(CLR)begin{SH,SL}=8'h00;cn2=0;HEX2=7'b1000000;HEX3=7'b1000000;endelseif(!PAUSE)beginif(SL==4'h9)beginSH=SH+4'h1; SL=4'h0;case(SL)4'h0:HEX2=7'b1000000;endcasecase(SH)4'h0:HEX3=7'b1000000;4'h1:HEX3=7'b1111001;4'h2:HEX3=7'b0100100;4'h3:HEX3=7'b0110000;4'h4:HEX3=7'b0011001;4'h5:HEX3=7'b0010010;4'h6:HEX3=7'b1000000;endcaseif(SH==4'h6)begin SH=4'h0; cn2=1; endendelsebegin SL=SL+1; cn2=0;case(SL)4'h0:HEX2=7'b1000000;4'h1:HEX2=7'b1111001;4'h2:HEX2=7'b0100100;4'h3:HEX2=7'b0110000;4'h4:HEX2=7'b0011001;4'h5:HEX2=7'b0010010;4'h6:HEX2=7'b0000010;4'h7:HEX2=7'b1111000;4'h8:HEX2=7'b0000000;4'h9:HEX2=7'b0010000;4'ha:HEX2=7'b1000000;endcaseendendendalways @( posedge cn2 or posedge CLR)beginif(CLR)begin{MH,ML}=8'h00;cn3=0;HEX4=7'b1000000;HEX5=7'b1000000;endelseif(!PAUSE)beginif(ML==4'h9)beginMH=MH+1; ML=4'h0;case(ML)4'h0:HEX4=7'b1000000;endcasecase(MH)4'h0:HEX5=7'b1000000;4'h1:HEX5=7'b1111001;4'h2:HEX5=7'b0100100;4'h3:HEX5=7'b0110000;4'h4:HEX5=7'b0011001;4'h5:HEX5=7'b0010010;4'h6:HEX5=7'b1000000;endcaseif(MH==4'h6)begin MH=4'h0; cn3=1; endendelsebegin ML=ML+1; cn3=0;case(ML)4'h0:HEX4=7'b1000000;4'h1:HEX4=7'b1111001;4'h2:HEX4=7'b0100100;4'h3:HEX4=7'b0110000;4'h4:HEX4=7'b0011001;4'h5:HEX4=7'b0010010;4'h6:HEX4=7'b0000010;4'h7:HEX4=7'b1111000;4'h8:HEX4=7'b0000000;4'h9:HEX4=7'b0010000;4'ha:HEX4=7'b1000000;endcaseendendendalways @( posedge cn3 or posedge CLR ) beginif(CLR)begin{H,L}=8'h00;HEX6=7'b1000000;HEX7=7'b1000000;endelseif(!PAUSE)beginif(L==4'h9)beginH=H+1; L=4'h0;case(L)4'h0:HEX6=7'b1000000;endcasecase(H)4'h0:HEX7=7'b1000000;4'h1:HEX7=7'b1111001;4'h2:HEX7=7'b0100100;4'h3:HEX7=7'b0110000;4'h4:HEX7=7'b0011001;4'h5:HEX7=7'b0010010;4'h6:HEX7=7'b0000010;4'h7:HEX7=7'b1111000;4'h8:HEX7=7'b0000000;4'h9:HEX7=7'b0010000;4'ha:HEX7=7'b1000000;endcaseif(H==4'ha) H=4'h0 ;endelsebegin L=L+1;case(L)4'h0:HEX6=7'b1000000;4'h1:HEX6=7'b1111001;4'h2:HEX6=7'b0100100;4'h3:HEX6=7'b0110000;4'h4:HEX6=7'b0011001;4'h5:HEX6=7'b0010010;4'h6:HEX6=7'b0000010;4'h7:HEX6=7'b1111000;4'h8:HEX6=7'b0000000;4'h9:HEX6=7'b0010000;4'ha:HEX6=7'b1000000;endcaseendendendendmodule。

数字跑表设计

西南科技大学设计报告课程名称：基于FPGA的现代数字系统设计设计名称：基于原理图的数字跑表设计姓名：学号:班级：指导教师：西南科技大学信息工程学院一、实验目的1、设计一个数字跑表，具有复位、暂停、秒表等功能二、实验原理1.完成一个具有数显输出的数字跑表计数器设计，原理图如下图所示。

、数字跑表计数器原理图任务分析:输入端口：1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。

2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。

3）系统时钟CLK，CLK=50MHz输出端口：数码管驱动----DATA1，位宽14位，其中，DATA1[7：0]是数码管显示值，DATA1[14：8]是数码管控制端口屏蔽未用端口---ctr，位宽是2，将未用的两个数码管显示关闭（1）跑表的计时范围为0.01s～59min59.99s，计时精度为10ms；（2）具有异步复位清零、启动、计时和暂停功能；（3）输入时钟频率为100Hz；（4）要求数字跑表的输出能够直接驱动共阴极7段数码管显示.按照自顶向下设计，应该分为以下模块：分频----将下载板上50MHz时钟分频为周期是0.01秒的时钟，提供给百分计数计数1----百分计数，输入周期是0.01秒的时钟，计数，满100进位，注意个位，十位的不同生成计数2---60进制计数器，输入百分位，或者秒位的进位，计数，满60向高位进位，注意个位，十位的不同生成数码管显示控制----驱动数码管数据，显示控制端口。

三、实验步骤1、数码管显示驱动模块的设计（1）建立工程：file->New Project，并注意器件、EDA工具的正确选择（2）建立新Verilog HDL模块编辑窗口，选择资源类型为Verilog Module，并输入合法文件名，在文本编辑窗口输入代码。

（3）执行综合得到综合后的电路，并进行功能时序仿真。

2.计数器模块的设计设计步骤同数码管的设计，并完成模块的设计输入、综合、功能仿真。

基于FPGA数字跑表的设计

基于FPGA数字跑表的设计现代电子技术实验报告数字跑表的设计目录 (2)一、基于FPGA的VHDL设计流程 (3)1.1 VHDL语言介绍 (3)1.1.1 VHDL的特点 (3)1.2 FPGA开发介绍 (4)1.2.1 FPGA简介 (4)1.2.2 FPGA设计流程 (4)1.2.3 实验板使用芯片XC3S200A介绍 (6)二、总体电路的设计 (6)2.1设计要求 (6)2.2系统工作原理 (6)2.3单元电路的划分 (6)三、电子秒表的单元电路设计 (7)3.1 电子秒表的设计过程及结果分析 (7)3.1.1 分频器 (7)3.1.2按键消抖 (8)3.1.3 控制电路 (8)3.1.4 计数器 (9)3.1.5 寄存器 (12)3.1.6 显示模块 (15)3.1.7 使能模块 (17)四、顶层设计 (18)4.1 顶层设计 (18)4.2 分配引脚和下载实现 (19)4.3 测试结果及结论 (20)五、经验及收获 (22)一、基于FPGA的VHDL设计流程1.1 VHDL语言介绍VHDL(Very-high-speed Integrated Circuit Hardware Description Language)诞生于1982年.1987年底,VHDL被IEEE（The Institute of Electrical and Electronics Engineers）和美国国防部确认为标准硬件描述语言.自IEEE公布了VHDL的标准版本（IEEE-1076）之后,各EDA公司相继推出了自己的VHDL设计环境,并宣布自己的设计工具可以和VHDL接口.此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准硬件描述语言.1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本.现在,VHDL和VERILOG作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言.有专家认为,在新的世纪中,VHDL和VERILOG语言将承担起几乎全部的数字系统设计任务.1.1.1 VHDL语言的特点与其他硬件描述语言相比,VHDL具有以下特点：1、功能强大、设计灵活：VHDL具有功能强大的语言结构,可以用简洁明确的源代码来描述复杂的逻辑控制.它具有多层次的设计描述功能,层层细化,最后可直接生成电路级描述.VHDL支持同步电路、异步电路和随机电路的设计,这是其他硬件描述语言所不能比拟的.VHDL还支持各种设计方法,既支持自底向上的设计,又支持自顶向下的设计；既支持模块化设计,又支持层次化设计.2、支持广泛、易于修改：由于VHDL已经成为IEEE标准所规范的硬件描述语言,大多数EDA工几乎都支持VHDL,这为VHDL的进一步推广和广泛应用奠定了基础.在硬件电路设计过程中,主要的设计文件是用VHDL编写的源代码,因为VHDL易读和结构化,所以易于修改设计.3、强大的系统硬件描述能力：VHDL具有多层次的设计描述功能,既可以描述系统级电路,又可以描述门级电路.而描述既可以采用行为描述、寄存器传输描述或结构描述,也可以采用三者混合的混合级描述.另外,VHDL支持惯性延迟和传输延迟,还可以准确地建立硬件电路模型.VHDL支持预定义的和自定义的数据类型,给硬件描述带来较大的自由度,使设计人员能够方便地创建高层次的系统模型.4、独立于器件的设计、与工艺无关：设计人员用VHDL进行设计时,不需要首先考虑选择完成设计的器件,就可以集中精力进行设计的优化.当设计描述完成后,可以用多种不同的器件结构来实现其功能.5、很强的移植能力：VHDL是一种标准化的硬件描述语言,同一个设计描述可以被不同的工具所支持,使得设计描述的移植成为可能.6、易于共享和复用：VHDL采用基于库（Library）的设计方法,可以建立各种可再次利用的模块.这些模块可以预先设计或使用以前设计中的存档模块,将这些模块存放到库中,就可以在以后的设计中进行复用,可以使设计成果在设计人员之间进行交流和共享,减少硬件电路设计.1.2 FPGA开发介绍现场可编程门阵列（FPGA）器件是八十年代中期出现的新产品,它的应用大大地方便了IC的设计,因而随着数字技术日益广泛的应用,以FPGA为代表的ASIC器件得到了迅速的普及和发展,器件集成度和速度都在高速增长.传统的电路设计过程是：先画原理图、把原理图绘制成印制电路板图、再制版、安装、调试.有了FPGA,我们只需要在计算机上绘出原理图,再运行相应的软件,就可把所设计的逻辑电路在FPGA中实现.所有步骤均可自动完成.电子设计工程师自己设计专用集成电路成为了一件很容易的事情.FPGA作为专用集成电路（ASIC）概念上的一个新型范畴和门类,以其高度灵活的用户现场编程方式,现场定义高容量数字单片系统的能力,能够重复定义、反复改写的新颖功能,为复杂数字系统设计、研制以及产品开发提供了有效的技术手段.电子应用设计工程师应用FPGA技术不仅可避免通常ASIC单片系统设计周期长,前期投资风险大的弱点,而且克服了过去板级通用数字电路应用设计的落后,繁琐和不可靠性.目前FPGA的两个重要发展与突破是,大多数厂商在其高端器件上都提供了片上的处理器（如CPU、DSP）等硬核（Hard Core）或固化核（Fixed Core）.比如Xilinx的Virtex IIPro芯片可以提供Power PC,而Altera的Stratix、Excalibur等系列芯片可以提供Nios、DSP和Arm等模块.在FPGA上集成微处理器,使SOPC设计更加便利与强大.另一个发展是在不同器件商推出的高端芯片上大都集成了高速串行收发器,一般能够达到3Gb/s以上的数据处理能力,在Xilinx、Altera、Lattice都有相应的器件型号提供该功能.这些新功能使FPGA的数据吞吐能力大幅度增强.1.2.2 FPGA设计流程对于目标器件为FPGA和CPLD的HDL设计,其工程设计的基本流程如图：图1FPGA设计流程图1、文本编辑用任何文本编辑器都可以进行,通常VHDL文件保存为vhd文件,Verilog文件保存为v文件.2、使用编译工具编译源文件HDL的编译器有很多,ACTIVE公司,MODELSIM公司,SYNPLICITY公司,SYNOPSYS公司,VERIBEST公司等都有自己的编译器.3、逻辑综合将源文件调入逻辑综合软件进行综合.综合的目的是在于将设计的源文件由语言转换为实际的电路.但是此时还没有在芯片中形成真正的电路.这一步的最终目的是生成门电路级的网表(Netlist).4、布局、布线将第3步生成的网表文件调入PLD厂家提供的软件中进行布线,即把设计好的逻辑安放到CPLD／FPGA内.这一步的目的是生成用于下载(编程Programming)的编程文件.在这一步,将用到第3步生成的网表,并根据CPLD ／FPGA厂商的器件容量,结构等进行布局、布线.这就好像在设计PCB时的布局布线一样.先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位.然后,在根据网表中提供的各门的连接,把各个门的输入输出连接起来.最后,生成一个供编程的文件.这一步同时还会加一些时序信息(Timing)到你的设计项目中去,以便于你做后仿真.5、后仿真利用在布局布线中获得的精确参数,用仿真软件验证电路的时序.(也叫布局布线仿真或时序仿真).这一步主要是为了确定你的设计在经过布局布线之后,是不是还满足你的设计要求.6、编程,下载如果前几步都没有发生错误,并且符合设计要求,这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中.7、硬件测试硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况,特别是对于HDL 程序设计上不是十分规范,语义上含有一定歧义的程序.1.2.3 实验板使用芯片XC3S200A介绍本实验设计中采用的是Xilinx公司的ETL-001 FPGA开发板进行开发设计,该开发板所提供的主芯片XC3S200A是Xilinx公司最新推出的90nm半导体工艺的低端低成本的FPGA芯片,可以广泛地运用在通信,军事,电力,控制,消费电子,汽车电子绝大多数电子应用领域.芯片主要特性如下表1所示：表1实验板XC3S200A该芯片是基于SRAM工艺的超大规模可编程逻辑芯片,提供了高达20万的等效系统门,3854个查找表（LUT）,3854个寄存器（FF）,288Kbit的块状SRAM以及16个18*18的乘法器,以及60对差分I/O,LVD.芯片主要特性如上表示.二、系统总体设计2.1 电子秒表的设计任务目标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数.显示格式：00:00:00扩展功能：按键消抖；选手时间分时显示；2.2系统工作原理系统基本流程图如图:图1系统基本流程图2.3单元电路的划分根据要求设计的电路包括以下几个模块：1.分频器：由于我们要以1ms为最小单位进行计时.分频器的功能是对晶体振荡器产生的48MHz时钟信号进行分频,产生1KHz的基准信号,对晶体振荡器产生的时钟信号进行分频,产生时间基准信号.2.计数锁存器：由于我们要实现按不同的键让秒表产生不同的反应.所以需要这个模块对时间基准脉冲进行计数,完成计时功能.并完成对数据的锁存使显示保持暂停.3.控制器：由于我们要实现按不同的键让秒表产生不同的反应.所以需要这个模块控制计数器的运行、停止以及复位,产生锁存器的使能信号.4.按键消抖电路：由于普通按键会产生抖动现象,只按一下,可能出现多次抖动的现象,使按键不灵敏.所以需要消除按键输入信号抖动的影响,输出单脉冲.5.扫描显示的控制电路：包括扫描计数器、数据选择器和7段译码器,控制8个数码管以扫描方式显示计时结果.单元电路划分总框图如下图2：图2单元电路划分总框图三、单元电路设计3.1单元电路设计思路3.1.1分频器分频器的功能是对晶体振荡器产生的48MHz时钟信号进行分频,产生1KHz和100Hz的基准信号.对于频率为1khz的信号,分频系数为48000,因此需要一个24000进制的计数器,每当计数24000个时钟,分频输出信号c1000取反一次,c1000取反两次得到一个周期的信号.这样可实现对输入时钟信号的4800次分频,从而得到1khz的信号.对于频率为100hz 的信号,原理相同,分频系数为480000.生成的分频器模块如图3所示:图3分频器模块其中,clkin为48MHz晶振时钟信号；c1000为分频输出的1KHz时钟信号,c100为分频输出的100Hz时钟信号.设计程序如下:library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_arith.ALL;use IEEE.STD_LOGIC_unsigned.ALL; entity fdiv isPort ( clkin : in STD_LOGIC;c1000 : out STD_LOGIC;c100 : out STD_LOGIC); end fdiv;architecture Behavioral of fdiv issignal c1000_temp:integer range 0 to 23999:=0;signal c100_temp:integer range 0 to 239999:=0;signal fd1000,fd100:STD_LOGIC:='0'; beginprocess (clkin) isbeginif rising_edge(clkin) thenif c1000_temp=23999 thenc1000_temp<=0;fd1000<= not fd1000;else c1000_temp<=c1000_temp+1;end if;end if;end process;c1000 <=fd1000;process (clkin) isbeginif rising_edge(clkin) thenif c100_temp=239999 thenc100_temp<=0;fd100<= not fd100;else c100_temp<=c100_temp+1;end if;end if;end process;c100 <=fd100;end Behavioral;仿真波形图4如下图4分频器仿真波形由仿真波形可知,分频器的设计是符合预期期望的,当产生输入晶振信号时,经过分频器内部处理的信号最终产生两个输出信号,分别是1KHz和100Hz,由波形图可以看出,当时钟信号计数24000个脉冲时,1KZ的波形翻转一次,从而产生1KZ的信号;同理,100Hz的信号也符合预期设计.3.1.2按键消抖由于实验板上的按键,在按下和松开的短暂时间里,会出现抖动现象,这样会严重影响按键的效果,故此需要设计一个消抖电路,来消除这种不利的影响,按键消抖电路不仅可以消除按键抖动的影响,而且每按一次键,只输出一个脉冲,其宽度为一个时钟周期,达到整形的作用, 按键消抖电路是利用时间基准信号对按键按下时产生的抖动进行整形,使其输出为正常的脉冲信号的.消抖设计框图5如下：图5消抖模块设计原理图程序设计如下:library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_unsigned.ALL; use IEEE.STD_LOGIC_arith.ALL; entity XD isPort ( clk1k : in STD_LOGIC;keyin : in STD_LOGIC;keyout : out STD_LOGIC); end XD;architecture Behavioral of XD issignal key1,key2:std_logic;signal count:integer range 1 to 3:=1 beginprocess(clk1k,keyin)beginif clk1k'event and clk1k='1' thenif count=3 thenkey1<='1';elsekey1<='0';count<=count+1;end if;key2<=key1;e nd if;if keyin='0' thencount<=1;end if;end process;keyout<=(not key1) and key2;end Behavioral;仿真波形图6如下:在按键按下的一个周期内，消抖模块输出仅有一个时钟周期，抑制了按键按下状态不稳的情况。

一种基于FPGA的数字秒表设计方法

专门的数字芯片。
Ｉ石Ｉ英
ｌ荡振器广
计
扫描显示
时
ｌ／ｌ篓卜＿ｆ显制＿开停豁．描码● 始止一数＿包示） ● 按键广器● 括译＿和控间扫显不
复按位键Ｉ
‘ ．＿．＿＿ ‘＿－．．．－・＿・－＿。－－＿＿＿＿．‘ －－．．．・・。＿．＿＿＿＿＿ ‘ －－．．．－。．。－
能信号的转换。该模块的ＶＨＬ程序以及Ｍｏｅ— Ｄ源ｄｌ
Ｓｍ仿真输出结果如下：ｉ
４５６７
８
Ｏ０００
ｌ
１１ｌｌ
０
００１１
Ｏ
Ｏｌ０ｌ
Ｏ
０１ｌ１
ＣＯｕｅｒＬｎｔ
实现．其中较低位的进位输出就是高位的计数输入端。控制模块应包括开始计时／止计时、复位两停个按钮，即电路设计经常用到的使能端和清零端，这两个控制端口直接接到计数器的清零和史能端即可实现复位、开始计时／止计时；但是外围使停能输人需要经过使能转换电路后，才可变为计数器可用的使能控制信号。因此在输入使能信号和计数器使能输入之间需设计一个信号转换模块。显示计数结果的模块实现较为简单，只需将六位计数结果通过七段译码电路接到输出即可点亮数码管．无需时序控制，直接用组合逻辑电路

FPGA数字跑表课程设计

摘要本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL 语言和Quartus II软件以及FPGA实验操作平台来实现的。

本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。

大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。

【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表目录1 绪论 (2)1.1 EDA的现状和发展及FPGA简介 (2)1.2 Verilog HDL语言及QuartusⅡ软件简介 (2)1.3 基于FPGA实现数字跑表运行的方案设计基本原则 (3)1.4 论文主要完成的工作 (3)2 系统的硬件设计 (4)2.1数字跑表概述 (4)2.2整体方案设计和功能分割 (4)2.3各功能模块的设计和实现 (6)2.4 控制系统的实现 (8)3 系统的软件设计 (8)3.1 软件整体设计 (8)3.2主要模块软件设计（主要模块流程图和仿真波形图） (9)4 总结 (12)参考文献 (13)1.绪论1.1 EDA简介及FPGA简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。

而电子设计自动化（EDA）的实现是与CPLD/FPGA技术的迅速发展息息相关的，利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现了系统的集成。

FPGA数字跑表程序设计与防仿真

FPGA数字跑表程序设计与防仿真第一篇：FPGA数字跑表程序设计与防仿真一、设计名称：基于FPGA的数字系统设计(数字跑表)二、设计指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。

显示格式为xx分xx秒xx0.01秒三、设计要求：1、设计出符合设计要求的解决方案2、设计出单元电路3、利用EDA软件对各单元电路及整体电路进行仿真4、利用EDA软件在实验板上实现设计四、方案设计：1、由石英振荡器产生正弦信号，然后通过分频器分频产生需要的分频信号2、由开关通过使能控制对计数器的工作状态进行控制3、分频信号控制计数器计数4、将计数器结果输入显示模块，完成在七段数码管上的显示五、系统设计框图：六、单元电路划分分频器（1）设计思路：由于显示最末位为0.01秒故需给计数器提供100Hz的时钟信号；显示部分由于一次只能显示单只数码管，为满足设计要求一次显示六位则需提高显示模块时钟信号频率，利用视觉效应使人一次看到六位显示，故分频器需要提供100Hz和1KHz两个输出信号。

分频器通过计数的方法实现分频功能。

（2）元件符号：（3）源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entity clock isPort(clk : in STD_LOGIC;clk1 : out STD_LOGIC;clk2 : out STD_LOGIC);end clock;architecture Behavioral of clock is signal fcount1:integer range 1 to 24000:=1;signal fcount2:integer range 1 to 5:=1;signal clk1_tmp:STD_LOGIC:='0';signal clk2_tmp:STD_LOGIC:='0';begin process(clk,fcount1,clk1_tmp)beginif clk'event and clk = '1' thenif fcount1= 24000 thenfcount1 <= 1;clk1_tmp<= not clk1_tmp;elsefcount1 <= fcount1 + 1;end if;end if;end process;clk1<= clk1_tmp;process(clk1_tmp,clk1_tmp,fcount2,clk2_tmp) beginif clk1_tmp'event and clk1_tmp = '1' thenif fcount2= 5 thenend process;clk2<=clk2_tmp;end Behavioral;fcount2 <= 1;clk2_tmp<= not clk2_tmp;elsefcount2 <= fcount2 + 1;end if;end if;（4）仿真结果：（5）结果分析：仿真结果显示分频程序正确的产出了实验所需频率信号.十进制计数器（1）源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entity counter10 isPort(rst : in STD_LOGIC;clk : in STD_LOGIC;carry_in : in STD_LOGIC;carry_out : out STD_LOGIC;count_out : out STD_LOGIC_VECTOR(3 downto 0));end counter10;architecture Behavioral of counter10 issignal count_tmp:STD_LOGIC_VECTOR(3 downto 0):=“0000”;signal pause : STD_LOGIC:='1';begin process(clk,rst,carry_in,count_tmp)begin if rising_edge(carry_in)then pause <= not pause;end if;if rst='0' th en count_tmp<=“0000”;carry_out<='0';elsif clk'event and clk='1' thenif pause='1' thenif count_tmp=“1001” thencount_tmp<=“0000”;carry_out<='1';ELSEcount_tmp<=count_tmp+1;carry_out<='0';end if;end if;end if;count_out<=count_tmp;end process;end Behavioral;（2）仿真结果：（3）结果分析：仿真结果显示当无reset信号输入时计数器正常计数并在记满时自动清零并产生进位信号，当有reset输入时会清零，程序符合设计要求.六进制计数器（1）源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entity counter6 isPort(rst : in STD_LOGIC;clk : in STD_LOGIC;carry_in : in STD_LOGIC;carry_out : out STD_LOGIC;count_out : out STD_LOGIC_VECTOR(3 downto 0));end counter6;architecture Behavioral of counter6 issignal count_tmp:STD_LOGIC_VECTOR(3 downto 0):=“0000”;beginprocess(clk,rst,carry_in,count_tmp)begin if rst='0' then count_tmp<=“0000”;carry_out<='0';elsif clk'event and clk='1' thenif carry_in='1' thenif count_tmp=“0101” thencount_tmp<=“0000”;carry_out<='1';ELSEcount_tmp<=count_tmp+1;carry_out<='0';end if;end if;end if;count_out<=count_tmp;end process;end Behavioral;（2）仿真结果：显示模块（1）设计思路：数码管显示需要对应位置显示对应位数的时间，故需要一个信号同时选择六个地址输入的一个和其所对应的数码管，因此需要一个六位计数器产生这个选择信号。