基于VHDL硬连线控制器设计研究
基于VHDL的数字电路综合设计
基于VHDL的数字电路综合设计一、引言数字电路设计是计算机科学中的一个重要领域，也是电子工程中的核心内容之一。
在数字电路设计中，经常会用到VHDL语言进行功能仿真和硬件实现，本文将介绍基于VHDL的数字电路综合设计。
二、VHDL语言简介VHDL是VHSIC硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language)的缩写，是一种描述数字系统的硬件设计语言。
VHDL支持复杂的设计和测试，并具有高度的可重用性和可扩展性，因此被广泛应用于数字电路设计。
VHDL语言包含结构体、函数、过程、运算符等元素，允许用户在设计过程中进行各种模拟和优化，支持从最基本的逻辑门直到复杂的微处理器设计。
同时，VHDL可以在不同的电脑平台上使用，并且可以与其他软件工具进行无缝集成。
三、数字电路综合设计流程数字电路综合设计是指将高级语言的描述转换为符合硬件描述语言规范的电路图。
数字电路综合设计流程如下：1.设计规范：对电路进行功能分析和描述，包括输入、输出、功能、时序等方面。
2.编写VHDL代码：根据设计规范编写VHDL代码，包括模块实例化、输入输出端口定义、内部信号定义、电路描述等。
3.逻辑综合：将VHDL代码进行逻辑综合，将代码转换为门级电路，通常采用的软件工具是DC综合器。
4.布局布线：将逻辑综合得到的门级电路进行布局布线，得到网表电路。
5.时序分析：对网表电路进行时序分析，保证电路能够在设定的时间内完成给定的操作。
6.物理综合：根据时序分析结果对网表电路进行物理综合，将电路布局在芯片上，并定义技术参数。
7.后仿真：对综合后的电路进行后仿真，验证电路设计是否符合原始设计要求。
四、综合设计工具的选择数字电路综合设计需要使用多种工具，主要涉及到硬件描述语言编写工具、逻辑综合工具、布局布线工具、笔画校验工具和后仿真工具等。
常见的综合设计工具有：1.VHDL编译器和仿真器：VHDL编译器和仿真器是支持VHDL语言的电路设计工具，可以实现VHDL语言的编写和电路仿真功能。
vhdl硬件描述语言与数字逻辑电路设计
vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。
数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。
数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。
VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。
在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。
VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。
VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。
一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。
2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。
一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。
3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。
VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。
4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。
VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。
5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。
组合逻辑表示了电路中的直接逻辑关系和信号转换。
6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。
时序逻辑表示了电路中的时钟控制、状态转换和时序问题。
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
硬连线控制器设计
硬连线控制器设计模型机硬连线控制器设计一、实验目的（1）融会贯通计算机组成原理与体系结构课程各章教学内容，通过知识的综合运用，加深对CPU个模块工作原理及相互联系的认识；（2）掌握硬连线控制器的设计方法；（3）培养科学研究能力，取得设计和调试的实践经验。
二、实验设备（1）TEC-8实验系统1台（2）Pentium 3 以上的PC 1台（3）双踪示波器1台（4）直流万用表1块（5）逻辑测试笔（在TEC-8实验台上）1支三、设计与调试任务（1）设计一个硬连线控制器，和TEC-8模型计算机的数据通路结合在一起，构成一个完整的CPU，对该CPU要求：●能顾完成控制台操作，包括启动程序运行、读存储器、写存储器、读寄存器、写寄存器。
●能够执行表3.1中的指令，完成规定的指令功能。
表3.1中，XX代表任意值，Rs代表源寄存器号，Rs代表目的寄存器号。
在条件转移指令中，@代表当前PC的值，offset是一个四位的有符号数，第三位是符号位，0代表正数，1代表负数。
注意：@不是当前指令的PC 值，而是当前指令的PC值加1。
表3.1新设计CPU的指令系统●在Quartus||下对硬连线控制器进行编程的编译。
●将编译后的硬连线控制器下载到TEC-8实验台的可编程器件EPM7128S中去，使得EPM7128S成为一个硬连线控制器。
●根据指令系统，编写检测硬连线控制器正确性的测试程序，并用测试程序对硬连线控制器在单微指令方式下进行调试，直到成功。
（2）在调试成功的基础上，整理出设计文件。
1.硬连线控制器逻辑模块图；2.硬连线控制器指令周期流程图；3.硬连线控制器的硬件描述语言源程序；4.测试程序；5.设计说明书；6.调试总结。
四、硬连线控制器逻辑模块图本实验要求设计硬连线控制器，而仍然利用实验台的数据通路和其他模块。
因此我们只需对硬连线控制器部分进行编程就行了。
TEC-8模型计算机电路框图如下图1。
图1 TEC-8模型计算机电路框图从电路框图中可知，硬连线控制器与微程序控制器不同，其产生的控制信号除了受译码器输出信号SWC~SWA、IR7~IR4，节拍电位信号T1~T3，状态条件信号Z、C，以及CLR#的控制外，还受时序发生器产生的节拍脉冲信号W3~W1的控制。
VHDL与数字电路设计实验报告
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
基于VHDL_CPLD的I2C串行总线控制器设计及实现.
集谴电路瞳舶基于ＶＨＤＬ／ＣＰＬＤ的１２Ｃ串行总线控制器设计及实现钱敏，黄秋萍，李富华，刘蓓（苏州大学电子信息学院微电子系，江苏苏州２１５０２１）摘要：分析了１２Ｃ串行总线的数据传输机制，用ＶＨＤＬ设计了串行总线控制电路，其中包括微处理器接口电路和１２Ｃ总线接口电路。
采用ＭｏｄｅｌＳｉｍＰｌｕｓ６．０ＳＥ软件进行了前仿真和调试，并在ＸｉｌｉｎｘＩＳＥ７．１ｉ开发环境下进行了综合、后仿真和ＣＰＬＤ器件下载测试。
结果表明实现了１２Ｃ串行总线协议的要求。
关键词：１２Ｃ串行总线控制器接口电路ＶＨＤＬＣＰＬＤ串行总线和并行总线相比具有结构简单、占用引脚其传输过程为：首先主机产生起始位，然后传送第一个少、成本低的优点。
常见的串行总线有ＵＳＢ、１ＥＥＥｌ３９４、字节。
８位数据中首先传送的是数据的最高位ＭＳＢ，最１２Ｃ等，其中１２Ｃ总线具有使用简单的特点，在单片机、串低位ＬＳＢ为读写指示位，１表示主机读，０表示主机写，行Ｅ２ＰＲＯＭ、ＬＣＤ等器件中具有广泛的应用。
高７位地址可使主机寻址１２８个从器件。
１２Ｃ（ＩｎｔｅｒＩＣＢＵＳ）是Ｐｈｉｌｉｐｓ公司开发的用于芯片之从机收到第一字节数据后发响应位，主机收到响应间连接的总线。
１２Ｃ总线用两根信号线进行数据传输，位后接着发送第二个字节的数据。
数据发送完毕后产生一根为串行数据线（ＳＤＡ），另一根为串行时钟线（ＳＣＬ）。
结束位，数据传送结束。
数据传送时，只有时钟ＳＣＬ为低１２Ｃ总线允许若干兼容器件（如存储器、Ａ／Ｄ转换器、Ｄ／Ａ电平时ＳＤＡ才允许切换，ＳＣＬ为高电平时ＳＤＡ必须稳转换器、ＬＣＤ驱动器等）共享总线。
１２Ｃ总线理论上可以定，此时ＳＤＡ的电平就是总线转送的数值。
允许的最大设备数，是以总线上所有器件的总电容（其在ＳＣＬ为高电平时，ＳＤＡ线由高到低切换表示起始中包括连线本身的电容和连接端的引出电容）不超过位，ＳＤＡ线由低到高切换表示停止位。
起始位和停止位４００ｐＦ为限，总线上所有器件依靠ＳＤＡ线发送的地址信由主机产生，在起始位产生后总线处于忙状态，停止位号寻址，不需要片选线。
组成原理实验报告-基于硬布线控制器设计并实现
评语: 课中检查完成的题号及题数：课后完成的题号与题数：成绩: 指导教师:实验报告日期：2011-1-12实验名称：基于硬布线控制器设计并实现带中断功能的复杂模型机班级：学号：姓名：一、实验目的：1. 掌握硬布线控制器的组成原理、设计方法；2. 了解硬布线控制器和微程序控制器的各自优缺点；3. 掌握并会设计带中断功能的复杂模型机的硬布线控制器。
二、实验内容：1. 根据带中断功能的复杂模型机的微程序流图，画出状态机描述图；2. 分析每个状态所需的控制信号，产生控制信号表，并用VHDL语言来设计程序，实现状态机描述的功能；3. 用Quartus软件进行编译链接，选择器件，定义管脚，编程下载，然后用CM3P联机测试每一条机器指令的功能。
三、项目要求及分析：实验要求设计带中断功能的复杂模型机的硬布线控制器，可先参照前面带中断处理能力的模型机设计实验画出微程序流程图，参照二进制微代码表设控制信号表。
然后用VHDL语言编程实现，主要注意原P<1>—P<4>的修改，采用分支语句实现。
然后就是连线装载带中断处理能力的模型机微程序检验。
四、具体实现：应包括：状态图、控制信号表、控制引脚图、VHDL程序、机器码验证程序等。
2、控制状态表：INTA/WR/RD/IOM/S3/S2/S1/S0/LDA/LDB/LDR0/LDSP/L0AD/LDAR/LDIR/ALUB/RSB/RDB/RIB/SPB/PCB/LDPC/STI/CLI S0 100000000000100111111010S1 100000000000100111111011S2 100000000000110111110111S3 101000000000101111111011S4 100000000100100101111011S5 100010010010100011111011S6 100000000100100101111011S7 100000100010100011111011S8 101000000000110111111011S9 101100000010100111111011S10 101000000000110111111011S11 100000000000100111111011S12 101000000010100111111011S13 110000000000100110111011S16 110100000000100101111011 S17 101000000010100111111011 S18 110000000000100101111011 S19 100000001000100111101011 S20 100011010001100011111011 S21 100011000001100011111011 S22 100000000000110111101011 S23 101000000010100111111011 S24 100011000001100011111011 S25 100000000000110111101011 S26 101000000000000111111111 S27 100000000000000011111111 S28 101000001000100111111011 S29 101000000000110111111011 S30 101000000000110111111011 S31 101000001000100111111011 S32 101000000000110111111011 S33 000000000000110111101011 S34 110000000000100111110011 S35 100000001000100111101011 S36 100011010001100011111011 S37 000000000000110111111011 S38 101000000000000111111111 S39 101000001000100111111011 S40 100000000100100111011011 S41 100010010000110011111011 S42 100010011000100011111011 S43 101000001000100111111011 S44 100000000100100111110011 S45 100010010000110011111011 S46 100010011000100011111011 S47 100000001000100110111011 S48 100000001000100110111011 S49 100000000000110111110111 S50 100000000000110111110111 S51 100000000010100101111011 S52 100000000000100111111011 S53 100000000000110111110111 S54 100000000000100111111001 S55 100000000000100111111010 S56 100000000000110111101011 S57 100000001000100111101011 S58 1000000010001001111010114、VHDL程序：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY CONTROLLER ISPORT(RESET : IN STD_LOGIC;T1 : IN STD_LOGIC;INTR : IN STD_LOGIC;INS : IN STD_LOGIC_VECTOR(7 DOWNTO 0);CTRL : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));END CONTROLLER;ARCHITECTURE CONTROLLER_ARCH OF CONTROLLER ISTYPE STA TE IS (S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15,S16,S17,S18,S19,S20,S21,S22,S23,S24,S25,S26,S27,S28,S29,S30,S31,S32,S33,S34,S35, S36,S37,S38,S39,S40,S41,S42,S43,S44,S45,S46,S47,S48,S49,S50,S51,S52,S53,S54, S55,S56,S57,S58,S59,S60,S61,S62);SIGNAL CUFSM: STATE;--CTRL:INTA,WR,RD,IOM,S3,S2,S1,S0,LDA,LDB,LDRI,LDSP,LOAD,LDAR,LDIR,ALU_B,RS_B,RD_B,RI_B,SP_B,PC _B,LDPC,STI,CLIBEGINPROCESS (T1,RESET,INTR,INS)BEGINIF RESET = '0' THENCTRL <= "100000000000100111111010"; --CLICUFSM <= S0;ELSIF T1'EVENT AND T1 = '1' THENCASE CUFSM ISWHEN S0 =>CTRL <= "100000000000100111111011"; --中断判断CUFSM <= S1;WHEN S1 =>IF INTR='1' THENCTRL <= "000000000000110111101011"; --R0->BUS,BUS->ACUFSM <= S33;ELSE CTRL <= "100000000000110111110111";CUFSM <= S2;END IF;WHEN S33=>CTRL <= "110000000000100111110011";CUFSM <= S34;WHEN S34=>CTRL <= "100000001000100111101011";CUFSM <= S35;WHEN S35=>CTRL <= "100011010001100011111011";CUFSM <= S36;WHEN S36=>CUFSM <= S37;WHEN S37=>CTRL <= "101000000000000111111111";CUFSM <= S38;WHEN S38=>CTRL <= "100000000000110111110111";CUFSM <= S2;WHEN S2=>CTRL <= "101000000000101111111011";CUFSM <= S3;WHEN S3 =>IF INS(7 downto 4) = "0000" THEN --ADD INSCTRL <= "100000001000100110111011";CUFSM <= S47;ELSIF INS(7 downto 4) = "0001" THEN --AND INS CTRL <= "100000001000100110111011";CUFSM <= S48;ELSIF INS(7 downto 4) = "0010" THEN -- IN INS CTRL <= "100000000000110111110111";CUFSM <= S49;ELSIF INS(7 downto 4) = "0011" THEN --OUT INS CTRL <= "100000000000110111110111";CUFSM <= S50;ELSIF INS(7 downto 4) = "0100" THEN -- MOV INS CTRL <= "100000000010100101111011";CUFSM <= S51;ELSIF INS(7 downto 4) = "0101" THEN -- HLT INS CTRL <= "100000000000100111111011";CUFSM <= S52;ELSIF INS(7 downto 4) = "0110" THEN -- LDI INS CTRL <= "100000000000110111110111";CUFSM <= S53;ELSIF INS(7 downto 4)= "0111" THEN -- STI INSCUFSM <= S54;ELSIF INS(7 downto 4) = "1000" THEN -- CLI INSCTRL <= "100000000000100111111010";CUFSM <= S55;ELSIF INS(7 downto 4) = "1001" THEN -- PUSH INSCTRL <= "100000000000110111101011";CUFSM <= S56;ELSIF INS(7 downto 4) = "1010" THEN -- POP INSCTRL <= "100000001000100111101011";CUFSM <= S57;ELSIF INS(7 downto 4) = "1011" THEN -- INET INSCTRL <= "100000001000100111101011";CUFSM <= S58;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "00" THEN -- 直接INS CTRL <= "100000000000110111110111";CUFSM <= S59;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "01" THEN -- 间接INS CTRL <= "100000000000110111110111";CUFSM <= S60;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "10" THEN -- 变址INS CTRL <= "100000000000110111110111";CUFSM <= S61;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "11" THEN -- 相对INS CTRL <= "100000000000110111110111";CUFSM <= S62;END IF;WHEN S47=>CTRL <= "100000000100100101111011";CUFSM <= S4;WHEN S4=>CTRL <= "100010010010100011111011";CUFSM <= S5;WHEN S5=>CTRL <= "100000000000100111111011";WHEN S48=>CTRL <= "100000000100100101111011";CUFSM <= S6;WHEN S6 =>CTRL <= "100000100010100011111011";CUFSM <= S7;WHEN S7=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S49=>CTRL <= "101000000000110111111011";CUFSM <= S8;WHEN S8=>CTRL <= "101100000010100111111011";CUFSM <= S9;WHEN S9=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S50=>CTRL <= "101000000000110111111011";CUFSM <= S10;WHEN S10=>CTRL <= "110100000000100101111011";CUFSM <= S16;WHEN S16=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S51=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S52=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S53=>CUFSM <= S17;WHEN S17=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S54=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S55=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S56=>CTRL <= "110000000000100101111011";CUFSM <= S18;WHEN S18=>CTRL <= "100000001000100111101011";CUFSM <= S19;WHEN S19=>CTRL <= "100011010001100011111011";CUFSM <= S20;WHEN S20=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S57=>CTRL <= "100011000001100011111011";CUFSM <= S21;WHEN S21=>CTRL <= "100000000000110111101011";CUFSM <= S22;WHEN S22=>CTRL <= "101000000010100111111011";CUFSM <= S23;WHEN S23=>CTRL <= "100000000000100111111011";CUFSM <= S1;CTRL <= "100011000001100011111011";CUFSM <= S24;WHEN S24=>CTRL <= "100000000000110111101011";CUFSM <= S25;WHEN S25=>CTRL <= "101000000000000111111111";CUFSM <= S26;WHEN S26=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S59=>CTRL <= "101000001000100111111011";CUFSM <= S28;WHEN S28=>CTRL <= "101000000000110111111011";CUFSM <= S29;WHEN S60=>CTRL <= "101000000000110111111011";CUFSM <= S30;WHEN S30=>CTRL <= "101000001000100111111011";CUFSM <= S31;WHEN S31=>CTRL <= "101000000000110111111011";CUFSM <= S32;WHEN S61 =>CTRL <= "101000001000100111111011";CUFSM <= S39;WHEN S39 =>CTRL <= "100000000100100111011011";CUFSM <= S40;WHEN S40 =>CTRL <= "100010010000110011111011";WHEN S41 =>CTRL <= "100010011000100011111011";CUFSM <= S42;WHEN S62 =>CTRL <= "101000001000100111111011";CUFSM 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THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S46 =>IF INS(7 downto 4) = "1100" THENCTRL <= "101000000010100111111011";CUFSM <= S12;ELSIF INS(7 downto 4) = "1101" THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S12=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S13=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S14=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S15=>IF INS = "00000000" THENCTRL <= "100000000000100111111011";CUFSM <= S11;ELSIF INS = "10000000" THENCTRL <= "100000000000000011111111";CUFSM <= S27;END IF;WHEN S11=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S27=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;END CASE;END IF;END PROCESS;END CONTROLLER_ARCH ;5、机器码验证程序：$P 00 60 ; LDI R0,13H 将立即数13装入R0$P 01 13$P 02 30 ; OUT C0H,R0 将R0中的内容写入端口C0中，即写$P 03 C0 ; ICW1，边沿触发，单片模式，需要ICW4 $P 04 60 ; LDI R0,30H 将立即数30装入R0$P 05 30$P 06 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 07 C1 ; ICW2，中断向量为30-37$P 08 60 ; LDI R0,03H 将立即数03装入R0$P 09 03$P 0A 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 0B C1 ; ICW4，非缓冲，86模式，自动EOI$P 0C 60 ; LDI R0,FEH 将立即数FE装入R0$P 0D FE$P 0E 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 0F C1 ; OCW1，只允许IR0请求$P 10 63 ; LDI SP,A0H 初始化堆栈指针为A0$P 11 A0$P 12 70 ; STI CPU开中断$P 13 20 ; IN R0,00H 从端口00（IN单元）读入计数初值$P 14 00$P 15 41 ; LOOP：MOV R1,R0 移动数据，并等待中断$P 16 E0 ; JMP LOOP 跳转，并等待中断$P 17 15; 以下为中断服务程序：$P 20 80 ; CLI CPU关中断$P 21 61 ; LDI R1,01H 将立即数01装入R1$P 22 01$P 23 04 ; ADD R0,R1 将R0和R1相加，即计数值加1$P 24 30 ; OUT 40H,R0 将计数值输出到端口40（OUT单元）$P 25 40$P 26 70 ; STI CPU开中断$P 27 B0 ; IRET 中断返回$P 30 20 ; IR0的中断入口地址20五、运行结果：初始化8259，然后原地踏步等待中断，每中断一次R0 +1，把R0输出到OUT单元计算了14次，如out 单元：六、所遇问题及解决方法：VHDL语言编程主要实现各个分支，这里要参照流程图，细心不出错后面实现就比较简单了。
基于VHDL语言和可编程逻辑器件实现Petri网逻辑控制器的设计
基于VHDL语言和可编程逻辑器件实现Petri网逻辑控制器的设计作者：王玲玲，刘惊雷，马晓敏1 引言Petri网是一种系统的、数学的和图形的描述和分析工具,随着超大规模集成电路FPGA 和CPLD的发展,Petri网的硬件实现成为可能,而基于Petri网的逻辑控制器的逻辑电路实现方法成为最近几年的研究热点。
在目前的Petri网硬件实现的研究中,主要给出了petri 网C/E系统和P/T系统的几种实现方法,但主要存在如下缺点:1)使用基本门电路和触发器用图形法自底向上实现了Petri网基本元件库所与变迁。
这种设计方法的最大缺点是不易于任意修改逻辑电路设计。
2)用VHDL语言实现了整体电路设计的软件化,但未形成模块化的Petri网元件。
VHDL语言由于其其强大的行为描述能力及与硬件行为无关的特性,被广泛的用于数字系统设计,实现了硬件电路设计的软件化,成为实现Petri网逻辑控制器的有力的工具。
用VHDL语言进行数字电路设计的很大的优势是其自顶向下的设计方法,可以充分的实现电路的层次化设计,从而很方便的修改顶层的控制器电路。
本文分别用VHDL语言研究了几种Petri 网系统的硬件实现,包括同步PN、时延PN,尤其是高级网系统有色PN。
在当前的研究中有色Petri网的硬件实现是一个难点。
2 同步Petri网的实现2.1 同步Petri网简介定义1 同步PN是一个三元组。
其中R是一已标识的PNE是外界事件集Sync是从R的变迁集到事件集的函数。
在同步PN中,每个变迁总是与一个事件相联系,当变迁是使能的,且与变迁联系的事件发生时,产生变迁的激发。
2.2 同步Petri网的元件实现元件P_M实现了基本的同步Petri网系统(如图1(a))中的库所模块,库所P具有两个输入变迁和两个输出变迁,且每个变迁均与外部事件有关。
当库所P中没有托肯且库所P0或P1中有托肯时,外部事件E发生,变迁t0或t1激发,则托肯从库所P0或P1移动到库所P;当P中有托肯且库所P2或P3中没有托肯时,外部事件E发生,变迁t2或t3激发,则托肯从库所P移动到库所P2或P3;元件P_M(如图1(b))是在EDA软件Max+PlusⅡ中采用VHDL语言描述,经过编译、仿真后形成模块并存放与元件库中的。
基于VHDL的数字电路设计
基于VHDL的数字电路设计数字电路是电子信息领域中最重要的一部分，控制着现代社会各种各样的设备的运行。
为了满足各种不同的应用需求，数字电路被设计成了多种多样的形态。
其中，基于VHDL的数字电路设计方式得到了广泛的应用。
VHDL是一种硬件描述语言，是用来描述数字电路的语言。
本文将着重探讨基于VHDL的数字电路设计的流程和步骤，以及在实际设计中的应用。
一、VHDL简介VHDL全称是VHSIC硬件描述语言（VHSIC Hardware Description Language），VHSIC即：超高速集成电路（Very-high-speed integrated circuit）。
VHDL是一种硬件描述语言，它是用来描述数字电路的语言，可以描述数字电路功能、电路结构和电路时序特性等。
在数字电路设计中，VHDL是最重要的一种设计语言。
VHDL是一种结构化的硬件描述语言，包括有三个层次：一是建模层次，主要是用户对数字电路的需求，这一层次不直接与具体的电路有关；二是结构化层次，是用户根据需求所建立的结构化的电路模型；三是行为层次，是用户描述数字电路的最终形态。
二、数字电路设计的流程数字电路设计的流程如下：1. 分析功能需求，确定电路功能和处理流程，针对不同的应用要求，从而确定数字电路的类型和规格。
2. 设计实现电路，采用FPGA（Field Programmable Gate Array）或ASIC （Application Specific Integrated Circuit）等芯片，使用VHDL编写代码，使用VHDL进行模拟验证，并对设计进行等效性检查。
3. 对电路进行综合，将VHDL代码转化为对应的生成目标电路的结构级综合器，主要用于对电路进行优化和管脚分配等方面的处理。
4. 进行电路设计验证，生成电路功能模拟信号，通过波形查看器、时钟分析器等工具进行验证测试。
5. 编写VHDL管理器，通过代码编写实现电路的管理和控制，包括对电路的自测试、故障诊断和运行状态监测等。
10 VHDL综合设计实验(大作业)
综合设计：基于VHDL的线路编解码实现数字光纤通信系统对线路码型的要求主要是保证传输的透明性，如下图，在电调制光源之前，通常需要对解码或扰码后的二进制码进行线路编码，减小功率谱中的高低频分量，为光接收机提供足够的定时信息，保证定时信息丰富，或能提供一定的冗余码，用于平衡码流、误码监测和公务通信。
而接收端进行光电转换后，提取位时钟信号进行判决得到线路编码信号，还需要进行解码还原出原始数字信号。
图1-1 光发送机的线路编码电路FPGA在通信领域应用非常广泛,即将成为硬件设计的主流技术，编解码系统是其最基本的应用之一。
希望同学们能珍惜这次历练的机会，独立自主完成该作业，提升自己FPGA分析问题、解决问题的能力，为就业和将来的深造打好基础！一、线路编解码的相关知识mBnB、mB1C、mB1P、mB1H等都是常用的光线路编码，下面分别对其原理和实现方法进行介绍：1）、mBnB线路编解码及其实现方法mBnB码是把输入的二进制原始码流进行分组，每组有m个二进制码，记为mB，称为一个码字，然后把一个码字变换为n个二进制码，记为nB，并在同一个时隙内输出。
这种码型是把mB变换为nB，所以称为mBnB码。
其中，m和n都是正整数，n>m，一般选取n=m+1。
mBnB码有1B2B、3B4B、5B6B、 8B9B等等。
最简单的mBnB码是1B2B码，即曼彻斯特码，这就是把原码的“０”变换为“01”，把“1”变换为“10”。
因此最大的连“０”和连“１”的数目不会超过两个，例如1001和0110。
但是在相同时隙内，传输1比特变为传输2比特，码速提高了1倍（以太网中应用）。
设计者应根据最佳线路码特性的原则来选择码表。
作为普遍规则，引入“码字数字和”(WDS)来描述码字的均匀性，并以WDS 的最佳选择来保证线路码的传输特性。
所谓“码字数字和”，是在nB码的码字中，用“-1”代表“0”码，用“+1”代表“１”码，整个码字的代数和即为WDS。
基于VHDL-CPLD的I2C串行总线控制器设计及实现
基于VHDL/CPLD的I2C串行总线控制器设计及实现串行总线和并行总线相比具有结构简单、占用引脚少、成本低的优点。
常见的串行总线有USB、IEEE1394、I2C 等，其中I2C 总线具有使用简单的特点，在单片机、串行E2PROM、LCD 等器件中具有广泛的应用。
I2C(Inter IC BUS)是Philips 公司开发的用于芯片之间连接的总线。
I2C 总线用两根信号线进行数据传输，一根为串行数据线(SDA)，另一根为串行时钟线(SCL)。
I2C 总线允许若干兼容器件(如存储器、A/D 转换器、D/A 转换器、LCD 驱动器等)共享总线。
I2C 总线理论上可以允许的最大设备数，是以总线上所有器件的总电容(其中包括连线本身的电容和连接端的引出电容)不超过400pF 为限，总线上所有器件依靠SDA 线发送的地址信号寻址，不需要片选线。
任何时刻总线只能由一个主器件控制，各从器件在总线空闲时启动数据传输。
I2C 总线数据传输的标准模式速率为100kbps，快速模式速率为400kbps，高速模式速率为3.4Mbps。
用VHDL 和CPLD 设计数字系统具有传统方法无可比拟的优越性，它已经成为大规模集成电路设计最为有效的一种手段。
为简单起见，本文采用VHDL 设计标准模式的I2C 总线控制电路。
1 I2C 总线上的数据传输I2C 总线包含时钟线SCL 和数据线SDA 两条连线，SCL 由主机产生。
I2C 总线的数据传输流程如从机收到第一字节数据后发响应位，主机收到响应位后接着发送第二个字节的数据。
数据发送完毕后产生结束位，数据传送结束。
数据传送时，只有时钟SCL 为低电平时SDA 才允许切换，SCL 为高电平时SDA 必须稳定，此时SDA 的电平就是总线转送的数值。
在SCL 为高电平时，SDA 线由高到低切换表示起始位，SDA 线由低到高切换表示停止位。
起始位和停止位由主机产生，在起始位产生后总线处于忙状态，停止位出现并经过一定时间后总线进入空闲状态。
VHDL硬件课程设计实验报告
硬件课程设计实验报告一、全加器设计1、实验目的(1)了解四位全加器的工作原理。
(2)掌握基本组合逻辑电路的FPGA实现。
(3)熟练应用Quartus II进行FPGA开发。
2、实验原理全加器是由两个加数X i和Y i以及低位来的进位C i-1作为输入，产生本位和S i以及向高位的进位C i的逻辑电路。
它不但要完成本位二进制码X i和Y i相加，而且还要考虑到低一位进位C i-1的逻辑。
对于输入为X i、Y i和C i-1，输出为S i和C i的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：全加器真值表由真值表得到S i和C i的逻辑表达式经化简后为：这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。
i3、实验内容本实验要完成的任务是设计一个四位二进制全加器。
具体的实验过程就是利用实验系统上的拨动开关模块的K1～K4作为一个加数X输入，K5～K8作为另一个加数Y输入，用LED模块的LED1～LED8来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。
实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。
4、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关，输入两个四位的加数，则在LED灯上显示这两个数值相加的结果的二进制数。
5、实验报告(1)出不同的加数，绘仿真波形，并作说明。
(2)在这个程序的基础上设计一个八位的全加器。
(3)在这个程序的基础上，用数码管来显示相乘结果的十进制值。
(4)将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
二、七段数码显示设计1、七段显示基本原理七段显示器，在许多产品或场合上经常可见。
其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示0～9数字及英文数A、B、C、D、E、F。
基于FPGA的VHDL语言设计控制器SJA1000的IP软核设计
基于FPGA 的VHD1语言设计控制器SJA1000的IP 软核设计 分析了CAN 控制器SJA1ooO 的特点及CAN 协议通信格式。
设计了控制器SJA1OOO 的IP 软核，能为应用提供一个性能优良的、易于移植的控制器SJA1000,实现了对步进电机的控制。
控制局域网（CAN ）属于现场总线的范畴，它是一种有效支持分布式控制或实时控制的串行通信网络。
与一般的通信总线相比，CAN 总线的数据通信可靠性、实时性和灵活性好，应用领域非常广泛，通常基于ARM 或51单片机,实现与CAN 控制器的通信联络。
与GA /SoPC 技术是实现嵌入式系统的最高形式,基于IP 软核的设计与应用也必将成为替代硬核的一种发展趋势。
凭借QUartUSI1和NiosII 工具，基于FPGA 的VHD1（或VeriIog ）语言设计的IP 核能够提供灵活性和性能更好的控制器。
图1为一个基于FPGA 的控制器的CAN 总线节点。
其中PCA82C251是CAN 总线接收器，SJA1OOO 是CAN 总线通信控制器，PMM8713是驱动步进电机的脉冲分配器，FPGA 模块在节点模型中对SJAIooO 进行控制，并将接收到的帧信息进行处理，发送给脉冲分配器，以驱动步进电机。
在设计中采用自顶向下的设计方法。
通过分析SJΛ1000常用的控制芯片51单片机的功能，将其分为主要的4个模块：初始化模块、位查询模块、数据处理模块和缓冲区释放模块。
对SJA1000完成控制功能的过程用状态图描述如图2所示，这也是系统的主状态机。
4个状态对应上述的4个功能模块，首先在ini11a1_st-ate 完成对SJA1OOO 的初始化，在由init_end 值号给出初始化完成标志后，进入查询状态，即queerRBS 状态，由位看询模块完成此时对SJA1OO0的状态查询。
如果查询到SJA1OOo 缓冲区有帧信息,将qRBSend 置“1”,进入下一个状态frame_cope,即帧处理状态，此时由数据处理模块完成对缓冲区的数据读取，并作处理。
使用VHDL进行数字电路设计
使用VHDL进行数字电路设计VHDL（Very High Speed Integrated Circuit Hardware Description Language，高速集成电路硬件描述语言）是一种用于电子设计的编程语言，常用于数字电路设计。
它具备高层次抽象和结构化描述等特点，可以有效地对数字电路进行建模和仿真。
本文将介绍使用VHDL进行数字电路设计的基本步骤和方法。
一、VHDL简介VHDL是一种硬件描述语言，是一种基于事件驱动和并发处理的语言。
它具有面向对象的特点，可以对电子系统进行高层次、结构化的描述。
二、数字电路设计基本流程1. 确定需求：明确数字电路设计的功能、性能和接口要求。
2. 设计规格：根据需求定义数字电路设计的规格和功能。
3. 构建设计：使用VHDL语言描述数字电路的结构和行为。
4. 仿真验证：通过仿真工具对设计进行验证，确保其符合规格要求。
5. 综合：将VHDL代码转化为门级电路，获取门级电路的性能和面积等信息。
6. 时序分析：对门级电路进行时序分析，确保其满足时序要求。
7. 布局布线：对门级电路进行布局布线，生成物理布图。
8. 验证测试：对物理布图进行验证测试，并进行修复和调整。
9. 出版物：生成最终的数字电路设计文档和相关资料。
三、VHDL语言基础VHDL语言具有丰富的语法和语义，可以用于描述数字电路的结构和行为。
以下是一些常用的VHDL语法元素：1. 实体（Entity）：描述数字电路的接口和输入输出信号。
2. 架构（Architecture）：描述数字电路的内部结构和行为。
3. 进程（Process）：描述数字电路的并发行为和逻辑关系。
4. 信号（Signal）：描述数字电路的内部和外部信号。
5. 时钟信号（Clock）：描述数字电路的时序行为。
6. 模块化设计（Modular Design）：将数字电路分为多个模块进行设计和组合。
四、使用VHDL进行数字电路设计的步骤1. 确定需求：明确设计的功能需求和性能要求。
计组实验
总的来说，这次实验让我们复习了上学期数字逻辑的VHDL编程的知识，又加深了对CPU控制器工作原理的理解。实践操作中，我们认识到必须要淡定严谨地做好每一步的操作，不能心急不能毛躁。另外，4个组员的分工合作的能力也有所提高。
林玲的总结：
这次实验是用硬布线来实现控制器的各个功能。其实就是用VHDL编程然后烧到ISP上，来代替CPU组成与指令周期实验的微程序控制器部分。在VHDL编程中，关键是根据周期流程图搞清楚各个输入与输出的逻辑关系，然后化简。期中遇到的困难是标志符号FLAG的变换问题，通过多次小组讨论和计算机调试，终于完美实现了要求的效果。
这次课程设计还使我们的探索能力、思考能力、团队合作能力以及对用所学内容解决实际问题的能力都得到了很大提升，对计算机硬件系统和硬布线控制有了更进一步的了解，相信这会给我们以后的学习和工作提供很大的便利。
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学员姓名：王博班级名称：考研英语强化寒假走读班 (VC1201)听课证号末考试后，小学期如期而至，我们班的任务是设计一个硬连线控制器的CPU。 一开始，我们组的4个成员就一起进行了一次讨论，通过大家共同的努力，经过了2个小时，大家终于明白了该实验的基本思路，并立刻进行了分工。
该实验主要分成两个步骤，一个是VHDL的编写，属于软件方面；第二个是程序打入芯片，调试后，能够正确的运行程序，得出正确的答案，属于硬件方面。在编写程序的过程中，在SSTO的设定与改变上出现了一些小疑惑，后来在组长的正确引导下，大家想出了用W1和W3进行两次if else判断，最终使SSTO能够像程序所要求的那样进行改变与初始化。后者和下学期微程序实验类似。
实验07 硬布线控制器实验
实验七硬布线控制器实验一、实验目的1、通过实验学习利用VHDL语言进行有限状态机的设计。
2、通过实验了解硬布线控制器的基本工作原理。
二、实验原理1、硬布线控制器本质上是一种由门电路和触发器构成的复杂树形网络，它将输入逻辑信号转换成一组输出逻辑信号，即控制信号。
硬布线控制器的输入信号有：指令寄存器的输出、时序信号和运算结果标志状态信号等；输出的信号就是各个部件需要的各种微操作信号。
2、硬布线控制器的设计思想是：在硬布线控制器中，操作控制器发出的各种控制信号是时间因素和空间因素的函数。
各个操作定时的控制构成了操作控制信号的时间特征，而各种不同部件的操作所需要的不同操作信号则构成了操作控制信号的空间特征。
硬布线控制器就是时间信号和操作信号的组合，产生具有定时特点的控制信号。
3、本实验中用到的机器指令如下：图1 设计指令格式4、根据指令要求，得出用时钟进行驱动的状态机描述，即得出其有限状态机，如图2所示。
S0：空操作，系统复位后的状态S1：PC->AR，PC+1S2：MEM->BUS，BUS->IRS3：R0->BUS，BUS->AS4：R0->BUS，BUS->BS5：A+B->BUS，BUS->R0S6：IN->BUS，BUS->R0S7：R0->BUS，BUS->OUTS8：空操作S9：PC->AR，PC+1S10：MEM->BUS，BUS->PC图2 有限状态机描述三、实验步骤1、建立一个Quartus II工程命名为：Con，并在工程中新建一个VHD文件，与工程同名：Con.vhd2、利用VHDL语言设计了控制器的有限状态机。
其代码如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY CONTROLLER ISPORT(RESET : IN STD_LOGIC;T1 : IN STD_LOGIC;INS : IN STD_LOGIC_VECTOR(7 DOWNTO 0);CTRL : OUT STD_LOGIC_VECTOR(16 DOWNTO 0));END CONTROLLER;ARCHITECTURE CONTROLLER_ARCH OF CONTROLLER ISTYPE STATE IS (S10, S9, S8, S7, S6, S5, S4, S3, S2, S1, S0);SIGNAL CUFSM: STA TE;--CTRL:WR,RD,IOM,S3,S2,S1,S0,LDA,LDB,LOAD,LDAR,LDIR,ALU_B,R0_B,LDR0,PC_B,LDPC BEGINPROCESS (T1, RESET, INS)BEGINIF RESET = '0' THENCTRL <= "00000000010011010"; --NOPCUFSM <= S0;ELSIF T1'EVENT AND T1 = '1' THENCASE CUFSM ISWHEN S0 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S1 =>CTRL <= "01000000010111010"; --MEM->BUS,BUS->IRCUFSM <= S2;WHEN S2 =>IF INS = "00000000" THEN --ADD INSCTRL <= "00000001010010010"; --R0->BUS,BUS->ACUFSM <= S3;ELSIF INS = "00100000" THEN -- IN INSCTRL <= "01100000010011110"; --IN->BUS,BUS->R0CUFSM <= S6;ELSIF INS = "00110000" THEN -- OUT INSCTRL <= "10100000010010010"; --R0->BUS,BUS->OUTCUFSM <= S7;ELSIF INS = "01010000" THEN -- HLT INSCTRL <= "00000000010011010"; --NOPCUFSM <= S8;ELSIF INS = "11100000" THEN -- JMP INSCTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S9;ELSE -- INV ALID INSCTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;END IF;WHEN S3 =>CTRL <= "00000000110010010"; --R0->BUS,BUS->BCUFSM <= S4;WHEN S4 =>CTRL <= "00010010010001110"; --A+B->BUS,BUS->R0CUFSM <= S5;WHEN S5 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S6 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S7 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S8 =>CTRL <= "00000000010011010"; --NOPCUFSM <= S8;WHEN S9 =>CTRL <= "01000000000011011"; --MEM->BUS,BUS->PCCUFSM <= S10;WHEN S10 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;END CASE;END IF;END PROCESS;END CONTROLLER_ARCH ;3、对工程已经编译，将生成的Con.sof文件进行JTAG下载就可以了。
毕业设计(论文)-利用vhdl语言在fpga上实现i2c总线控制器的功能[管理资料]
![毕业设计(论文)-利用vhdl语言在fpga上实现i2c总线控制器的功能[管理资料]](https://img.taocdn.com/s3/m/ea136a4fc77da26924c5b0c1.png)
摘要随着微电子技术的发展，现场可编程逻辑门阵列FPGA（Field Programmable Gate Array）可以实现数字电路系统设计的功能。
尤其现场可编程逻辑门阵列FPGA具有集成度高的优点，受到工程界高度的重视。
I2C 总线以接口简单，成本底，可扩展性好在数字系统中得到了广泛的应用。
硬件描述语言是数字系统高层设计的核心，是实现数字系统设计新方法的关键技术之一。
本课题正是利用VHDL语言在FPGA上实现I2C总线控制器的功能。
首先研究了I2C总线的规范，又简要介绍了QuartusⅡ设计环境以及FPGA 的设计流程。
在此基础上，重点介绍了I2C控制器的总体设计方案，以及在QuartusⅡ平台上的时序仿真。
关键词Quartus II；I2C总线控制器；现场可编程逻辑门阵列；时序仿真AbstractWith the development of micro electric and EDA(electronic design automation)technology, FPGA(field programmable gates array) can realize the function of digital circuit system design .FPGA have the merit of filed programmability and High integration rate ,therefore is highly recognized for bus is widely applied in the digital system as simple interface ,expedient use ,low cost and good expansibility .VHDL is considered as a core of digital system design and a key technique of implement digital system.The design realizes the function of I2C bus interface on the FPGA .At first the thesis deeply research I2C bus specification ,then briefly introduce the Quartus II design environment and the design method ,as well as FPGA design flow .In this foundation,I2C bus controller design scheme and the timing simulation under Quartus II is particularly introduced.Key words Quartus II;I2C bus controller ;FPGA ;timing simulation目录摘要 (I)Abstract .................................................................................................................. I I 第1章绪论. (5)课题背景 (5)I2C总线的产生及发展 (6)FPGA的现状与展望 (6)相关工作 (6)第2章I2C总线技术的研究 (8)I2C总线的概念 (8)I2C总线的传输 (9)数据的有效性 (9)I2C总线数据传送的开始和停止条件 (9)I2C总线传输过程中的应答信号 (10)I2C总线数据传送的重复开始条件 (11)I2C总线的传输过程中的字节格式 (11)I2C总线的器件子地址 (11)I2C总线传输信号的时序 (12)本章小结 (14)第3章VHDL语言的基础知识 (15)VHDL语言的概述 (15)VHDL语言的特点 (15)VHDL语言的程序结构 (16)VHDL程序的库 (16)包集合 (16)实体说明 (17)构造体 (18)配置 (18)本章小结 (18)第4章设计工具和设计方法 (19)设计工具 (19)基于FPGA的数字电路的设计流程 (20)本章小结 (21)第5章I2C总线的功能设计 (23)I2C总线完成的功能 (23)用VHDL语言实现写操作时的串行转并行 (24)用VHDL语言实现顺序读操作时的并行转串行 (24)I2C总线控制器的顶层设计 (25)本章小结 (26)第6章I2C总线的硬件时序仿真 (27)器件的选择 (27)硬件仿真 (28)用VHDL语言实现写字节周期 (29)用VHDL语言实现顺序读字节周期 (30)用VHDL语言实现选择性读字节周期 (30)本章小结 (31)结论 (32)致谢 (33)参考文献 (34)第1章绪论课题背景近年来，随着社会的发展，电子产品越来越多的进入人们的生活和工作中，成为了我们生活中必不可少的一部分，随着计算机的普及，以及电子设备之间相互沟通的更加频繁，为了更方便的实现器件与器件之间的通信，研发人员从消费者电子、电讯和工业电子中许多看上去不相关的设计中寻找到了他们的相似之处，例如几乎每个系统都包括：（1）一些智能控制，通常是一个单片的微控制器。
基于VHDL的多功能调制解调器的设计
基于VHDL的多功能调制解调器的设计VHDL（Very High Speed Integrated Circuit HardwareDescription Language）是一种硬件描述语言，广泛用于在数字电路领域中进行设计和仿真。
本文将介绍基于VHDL的多功能调制解调器的设计。
首先，我们需要了解调制解调器的基本原理。
调制解调器通常用于将数字信号转换为模拟信号（调制），或将模拟信号转换为数字信号（解调）。
在设计多功能调制解调器时，我们需要实现不同的调制和解调技术，使其适用于多种信号传输标准和通信协议。
下面，我们将使用VHDL进行多功能调制解调器的设计。
1. 模块分析：首先，我们需要定义各个子模块，例如信号发生器（Signal Generator）、调制器（Modulator）、解调器（Demodulator）等。
2.信号发生器：信号发生器用于产生调制信号。
这可以通过基带信号（例如音频信号）经过数字调制技术（如调幅、调频）生成模拟信号。
我们可以使用VHDL编写一个信号发生器模块，输入基带信号和调制方式，输出模拟信号。
3.调制器：调制器将数字信号转换为模拟信号。
根据不同的调制方式（如调幅、调频、相位调制等），我们可以使用不同的VHDL代码编写调制器子模块。
4.解调器：解调器将模拟信号转换为数字信号。
根据不同的解调方式，我们可以使用不同的VHDL代码编写解调器子模块。
5.信号处理：在多功能调制解调器中，信号处理是非常重要的一步。
在这个模块中，我们可以对接收到的信号进行滤波、抗干扰和误码纠正等处理。
6.通信接口：多功能调制解调器需要与其他设备进行通信，我们可以使用串口、并口、以太网端口等进行通信接口的设计。
这需要使用VHDL编写接口模块和协议。
7.整体系统：在设计完成各个子模块后，我们需要将它们集成到一个整体系统中。
通过使用VHDL编写一个顶层模块，将各个子模块连接起来，并将输入和输出端口进行适当的设置。
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东华理工大学信息工程学院课程设计报告课程：计算机组成与体系结构课程设计题目：基于VHDL的硬连线控制器设计研究学生姓名：专业：计算机科学与技术班级：10204102指导教师：2013年1月6日目录一、摘要-------------------------------------------------------------------------3二、课程设计目的-------------------------------------------------------------4三、课程设计的内容----------------------------------------------------------4四、课程设计的分析与步骤-------------------------------------------------5五、经验和总结---------------------------------------------------------------10六、参考文献------------------------------------------------------------------11七、程序清单------------------------------------------------------------------11一、摘要控制器是指挥计算机的各个部件按照指令的功能要求协调工作的部件，是计算机的神经中枢和指挥中心，由指令寄存器IR(InstructionRegister)、程序计数器PC(ProgramCounter)和操作控制器0C(OperationController)三个部件组成，对协调整个电脑有序工作极为重要。
指令寄存器：用以保存当前执行或即将执行的指令的一种寄存器。
程序计数器：指明程序中下一次要执行的指令地址的一种计数器，又称指令计数器。
操作控制器:CPU内的每个功能部件都完成一定的特定功能。
信息在各部件之间传送及数据的流动控制部件的实现。
通常把许多数字部件之间传送信息的通路称为“数据通路”。
信息从什么地方开始，中间经过哪个寄存器或多路开关，最后传到哪个寄存器，都要加以控制。
在各寄存器之间建立数据通路的任务，是由称为“操作控制器”的部件来完成的。
控制器分组合逻辑控制器和微程序控制器，两种控制器各有长处和短处。
组合逻辑控制器设计麻烦，结构复杂，一旦设计完成，就不能再修改或扩充，但它的速度快。
微程序控制器设计方便，结构简单，修改或扩充都方便，修改一条机器指令的功能，只需重编所对应的微程序；要增加一条机器指令，只需在控制存储器中增加一段微程序，但是，它是通过执行一段微程。
具体对比如下：组合逻辑控制器又称硬布线控制器，由逻辑电路构成，完全靠硬件来实现指令的功能。
硬连线控制器是由基本逻辑电路组成的，对指令中的操作码进行译码，并产生相应的时序控制信号的部件，又称组合逻辑控制器。
硬连线控制器由指令部件、地址部件、时序部件、操作控制部件和中断控制部件等组成(参见“中央处理器”条目中的控制器部分)。
其中操作控制部件用来产生各种操作控制命令，它根据指令要求和指令流程，按照一定顺序发出各种控制命令。
操作控制部件的输人信号有:指令译码器的输出信号、时序信号和运算结果标志状态信号等。
设计时根据指令流程、操作时间表得到各种操作控制命令的逻辑表达式，可采用由基本逻辑电路（与门、或门、与非门等）组成的逻辑网络来实现。
也可采用可编程逻辑器件PLD来实现。
PLD的“与”阵列及“或”阵列和操作控制命令的“与一或”逻辑表达式相对应，为设计组合逻辑控制器提供了一种理想器件。
80年代出现的通用阵列逻辑电路〔热L与PAL(参见专用逻辑集成电路)）具有与可编程逻辑器件PLD类似的结构，它不但可编程并且是可擦除的，为设计提供了更大的灵活性。
组合逻辑控制器的最大优点是速度快。
但因其线路复杂而且不规整，不便于调试、维护、修改，也不便于仿真不同的机器的指令集。
组合逻辑控制器的基本组成：（1）指令寄存器用来存放正在执行的指令。
指令分成两部分：操作码和地址码。
操作码用来指示指令的操作性质，如加法、减法等；地址码给出本条指令的操作数地址或形成操作数地址的有关信息(这时通过地址形成电路来形成操作数地址)。
有一种指令称为转移指令，它用来改变指令的正常执行顺序，这种指令的地址码部分给出的是要转去执行的指令的地址。
（2）操作码译码器：用来对指令的操作码进行译码，产生相应的控制电平，完成分析指令的功能。
（3）时序电路：用来产生时间标志信号。
在微型计算机中，时间标志信号一般为三级：指令周期、总线周期和时钟周期。
微操作命令产生电路产生完成指令规定操作的各种微操作命令。
这些命令产生的主要依据是时间标志和指令的操作性质。
该电路实际是各微操作控制信号表达式(如上面的A→L表达式)的电路实现，它是组合逻辑控制器中最为复杂的部分。
（4）指令计数器：用来形成下一条要执行的指令的地址。
通常，指令是顺序执行的，而指令在存储器中是顺序存放的。
所以，一般情况下下一条要执行的指令的地址可通过将现行地址加1形成，微操作命令“ 1”就用于这个目的。
如果执行的是转移指令，则下一条要执行的指令的地址是要转移到的地址。
该地址就在本转移指令的地址码字段，将其直接送往指令计数器。
控制器功能:(1)数据缓冲:由于I/O设备的速率较低而CPU和内存的速率却很高，故在控制器中必须设置一缓冲器。
在输出时，用此缓冲器暂存由主机高速传来的数据，然后才以I/O设备所具有的速率将缓冲器中的数据传送给I/O设备；在输入时，缓冲器则用于暂存从I/O设备送来的数据，待接收到一批数据后，再将缓冲器中的数据高速地传送给主机。
(2)差错控制:设备控制器还兼管对由I/O设备传送来的数据进行差错检测。
若发现传送中出现了错误，通常是将差错检测码置位，并向 CPU报告，于是CPU将本次传送来的数据作废，并重新进行一次传送。
这样便可保证数据输入的正确性。
(3)数据交换:这是指实现CPU 与控制器之间、控制器与设备之间的数据交换。
对于前者，是通过数据总线，由CPU并行地把数据写入控制器，或从控制器中并行地读出数据；对于后者，是设备将数据输入到控制器，或从控制器传送给设备。
为此，在控制器中须设置数据寄存器。
(4)状态说明:标识和报告设备的状态控制器应记下设备的状态供CPU了解。
例如，仅当该设备处于发送就绪状态时，CPU才能启动控制器从设备中读出数据。
为此，在控制器中应设置一状态寄存器，用其中的每一位来反映设备的某一种状态。
当CPU将该寄存器的内容读入后，便可了解该设备的状态。
(5)接收和识别命令:CPU可以向控制器发送多种不同的命令，设备控制器应能接收并识别这些命令。
为此，在控制器中应具有相应的控制寄存器，用来存放接收的命令和参数，并对所接收的命令进行译码。
例如，磁盘控制器可以接收CPU发来的Read、Write、Format 等15条不同的命令，而且有些命令还带有参数；相应地，在磁盘控制器中有多个寄存器和命令译码器等。
(6)地址识别:就像内存中的每一个单元都有一个地址一样，系统中的每一个设备也都有一个地址，而设备控制器又必须能够识别它所控制的每个设备的地址。
此外，为使CPU能向(或从)寄存器中写入(或读出)数据，这些寄存器都应具有唯一的地址二、课程设计目的通过硬连线控制器以及其协作工作环境的设计，融会贯通教材上的内容，掌握计算计各功能模块的的工作原理，相互联系和来龙去脉，完整地建立计算机的整机概念。
通过具体的动手操作，理论知识运用到具体硬件上，来激发学生的学习热情和主动性，培养学生的独立工作能力，自学查找相关资料的能力，培养学生的相互协作能力；在具体的时间活动中，将所学的知识综合运用，增长才干，并积累经验。
通过学习对TEC-2000系统控制器部件相关程序的VHDL语言,学习了解VHDL语言。
理解并学习各个部件之间的程序关联信息。
培养严谨的科研作风，使学生利用先修课和计算机组成原理课程的理论知识和实验技能。
在该课程所涉及的工程技术范围内，创造性地完成部件以及系统的分析、设计、组装和调试，从而加深学生对计算机组成原理课程内容的理解和掌握。
三、课程设计的内容（1）按教材给定的部分代码,编写和完善相关代码。
（2）通过编写运行相关代码，大概学习VHDL语言，了解相关代码的作用。
（3）通过Expert8.3中软件编译并运行相关软件四、课程设计的分析与设计（整体系统设计概述）（1）系统指令格式特点本机模型字长为8位，要求系统支持单字长指令和双字长指令，因此指令应是8位。
为了简便，此设计选择8条具有代表性的指令，刚好指令的操作码部分只需要3位确定，寻址放式包括立即数寻址方式、寄存器寻址方式、存储器直接读写1．ADD RI，RJ格式7 5 4 3 2 1 0000 不用RI RJ功能：RI ← RI+RJ2．SUB RI，RJ格式7 5 4 3 2 1 0001 不用RI RJ功能：RI←RI-RJ3．AND RI，RJ格式7 5 4 3 2 1 0010 不用RI RJ功能：RI←RI∧RJ4．LDR Ri，D格式7 5 4 3 2 1 0011 Ri 不用D功能：Ri←M（D）5．STR Ri，D格式 7 5 4 3 2 1 0100 Ri 不用D功能：M（D）←（Ri）6．JMP D格式 7 5 4 3 2 1 01 01 Ri 不用D功能：无条件转移 PC ← D7．OUT Ri，Mj格式 7 5 4 3 2 1 01 1 0 Ri Mj功能：（M j）← R i8．TEST RI，RJ格式 7 5 4 3 2 1 0111 RI RJ功能： RI RI OR RJ其中RI，RJ 是4个通用寄存器，有2位决定。
D 为立即数。
MJ为断口地址（2）总体设计硬连线控制器由程序计数器PC（提供指令地址），指令寄存器IR（保存指令内容），控制信号产生电路CU（产生计算机各部件所需要的控制信号），节拍发生器Timing（提供指令执行步骤）组成。
下面分别对这些部件的设计做描述1．程序计数器程序计数器保存一条指令在内存中的地址，用于到内存指定单元读取读取指令；它具有自行增值（形成相邻的下一条指令的地址）和接受下一条要执行指令的地址的功能（转移指令）。
在硬件中，它就是一个寄存器2．指令寄存器指令寄存器用于暂时保存从内存中读取的指令并提供操作码信息作为控制信号产生的条件到时序信号发生部件。
也是用一个寄存器实现这个功能。
寄存器位数由指令的位数决定。
3．节拍发生器节拍发生器是多位触发器的输出信号的不同组合状态，来标志每条指令的不同执行步骤4．控制信号产生部件它依据指令的操作码，指令执行步骤作为输入，使用大量组合逻辑门电路来形成并提供出计算机各部件当前时刻要用到的控制信号。