38译码逻辑设计(图形法)

实验一 3—8译码逻辑设计(图形法)

姓名：赵佳伟学号：1002100449

一、实验目的

l、学习并掌握MAX+PLUSⅡ10.0 Altera CPLD软件开发平台。

2、通过一个简单的3—8译码器的设计，掌握图形编程的使用方法。

3、掌握组合逻辑电路的静态测试方法。

二、实验步骤

（1）进入windows操作系统，打开MAX+PLUSⅡ10.0。

1、启动File／Project Name菜单，输入设计项目的名字。点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。见图2.1.1。

2、启动菜单File／New，选择Graphic Editor File，打开原理图编辑器，进行原理图设计输入。

图2.1.1

（2）设计的输入

1、编辑环境下放置一个器件

①在原理图的空白处双击鼠标左键，出现图2.1.2。

②在光标处输入组件名称或用鼠标点取组件，OK即可。

③如果安放相同组件，只要按住Ctrl键，同时用鼠标拖动该组件

④图2.1.3为组件安放结果．

图2.1.2

图2.1.3

2、在器件的管脚上添加连线

在元件引脚附近，鼠标光标自动由箭头变为十字。按住鼠标左键拖动，即可画出连线如图2.1.4。

图2.1.4

3、保存原理图

单击保存按钮，对于第一次输入的新原理图，出现类似文件管理器的图框，选择合适的目录和名称保存刚才输入的原理图 2.1.4，原理图的扩展名.GDF，本实验中取名为：EDA.GDF。

（3）原理图编译

启动MAX+PLUS II＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.1.5。

图2.1.5

（4）仿真

1、创建波形文件：

①首先，将设计指定为当前项目。

②创建一个波形文件。选择菜单MAX+PLUSⅡ＼Waveform Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图2.1.6所示：

图2.1.6

③储存波形文件。选择File＼Save As，在File Name框中，输入相应文件名，单击OK 按钮存盘。

④设定时间轴网格大小。选择菜单Option＼Grid Size，输入时间间隔（20ns），单击OK 按钮。

⑤设定时间轴长度。选择菜单File＼End Time并输入文件的结束时间（1s ）。

2、选择欲仿真的引线端子：

①选择菜单Node＼Enter Nodes Nodes from SNF出现如图2.1.7所示对话框。也可在窗口空白处右击鼠标，在快捷菜单中，同样选择Enter Nodes Nodes from SNF。

②在Type框中选中Inputs和Outputs选项，然后单击List按钮。

③在A vailable Nodes﹠Groups列表中将出现所有的节点，选择全部节点，用右移键将它们移到右边的Selected Nodes﹠Groups列表中。这时出现如图2.1.8所示结果。

④单击OK按钮完成。

图2.1.7

图2.1.8

3、编辑输入节点的仿真波形：

将输入节点的某段用鼠标选中（变黑）后，单击左边工具栏的有关按钮，进行设置，实现依次仿真出ABC=000~111即0到7（对应D0~D7）的波形曲线。编辑完成后如图2.1.9所示。

图2.1.9

4、仿真：

保存文件后，在MAX+PLUS II中选择Simulator菜单，出现Simulator对话框，如图2.1.10

所示，单击Start按钮开始仿真，检查正确后，单击“确定”按钮。

图2.1.10

5、分析仿真结果

在仿真器窗口中选择Open SCF，即打开当前当前项目的仿真结果文件3-8.scf如图

2.1.11所示。经检验是正确的。

图2.1.11

（5）管脚的重新分配锁定：

启动MAX+PLUSⅡ＼FLOORPLIN EDITOR菜单命令，出现如图2.1.12所示的画面：

图2.1.12

FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图2.1.13）：

1．按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。

2．用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。

（6）实验电路板上的连线

用拨码开关的低三位代表译码器输入(A，B，C)，将之与ALTERA(EPM712884—15芯片)的35，36，37芯片的管脚相连；用LED来表示译码器的输出，将它们与54，55，56，57，58，60，61，63管脚相连。(我们实验例程的管脚分配结果)

注意：以上实验电路板上的连线可根据自己对管脚的锁定情况而定。

图2.1.13

（7）器件的下载与配置

1．启动MAX+PLUSⅡ＼PROGRAMMER菜单，出现如图2.1.8所示对话框。

2．选择JTAG＼MULTI—DEVICE JIAG CHAIN菜单项。

3．启动JTAG＼MULTI—DEVICE JTAG CHAIN SETUP．．菜单项。

4．点击SELECT PROGRAMMING FILE．．按扭，选择要下载的.pof文件(对于MAx7000S 系列)，然后按ADD加到文件列表中。

5．如果不能正确下载，可点击DETECT JTAG CHAIN INFO按扭进行测试，查找原因。最后按OK退出。

6．这时回到图2.1.14的状态，按CONFIGURE按扭完成下载。