集成电路CMOS题库
集成电路工艺mooc测试题
第一周作业返回1单选(1分)在硅片晶向、掺杂类型介绍中，由硅片断裂边形成的角度是60o可知硅片是什么晶向? A.（100）B.（111）C.（110)D.(211)正确答案：B解析：B、硅的解理面是（111），在（111）面上两[111]晶向相交呈60 o2多选(1分)关于拉单晶时进行的缩颈步骤，下面的说法那种正确A.可以多次缩颈B.为了能拉出与籽晶相同的硅锭C.为了终止籽晶中的线缺陷向晶锭的延伸D.为了终止与籽晶结合处的缺陷向晶锭的延伸正确答案：A、C、D解析：A、目的是彻底终止线缺陷等向晶锭的延伸3判断(1分)在空间微重力室用CZ法也能拉制出大尺寸优质晶锭正确答案：对解析：因硅熔体温度梯度带来的密度（重力）差造成的干锅内熔体强对流减弱的缘故4单选(1分)磷在硅熔体与晶体中的分凝系数约为0.35，这使得液相掺杂拉制的掺磷硅锭的电阻率：A.轴向均匀B.轴向递减C.轴向递増D.径向递减正确答案：B解析：B、因为掺入硅锭的杂质是轴向递增的。
5填空(1分)拉单晶的干锅污染主要是由于坩埚材料分解出的造成。
正确答案：O 或氧第二周作业返回1填空(1分)外延工艺就是在晶体衬底上，用物理的或化学的方法生长薄膜。
正确答案：晶体或单晶2判断(1分)如果外延速率偏低，只要增大外延气体中硅源（如SiCl4）浓度，硅的气相外延速率就会增加。
正确答案：错解析：只在一定范围成立，如SiCl4为硅源超过临界值会生成多晶、甚至腐蚀衬底。
3填空(1分)VPE制备n-/n+ -Si用硅烷为源，硅烷是在完成的分解。
可从下面选择：气相硅片表面正确答案：硅片表面4单选(1分)VPE制备n+/p-Si，结果pn结进入了衬底，这是什么原因造成的：A.自掺杂效应B.互扩散效应C.衬底表面没清洗干净的缘故。
D.掺杂气体不纯正确答案：B解析：B、在外延过程中外延层重掺杂n型杂质扩散进入轻掺杂衬底。
5多选(1分)在VPE、MBE、SEG、LPE、SPE、UHV/CVD、MOCVD中，哪种外延方法能生长杂质陡变分布的薄外延层？A.MBEB.VPE、LPEC.UHV/CVDD.SEG、SPE正确答案：A、C第三周作业返回1单选(1分)通常掩膜氧化采用的工艺方法为：A.干氧B.低压氧化C.干氧-湿氧-干氧D.掺氯氧化正确答案：C解析：C、既有较好的质量，利于光刻；又有较快的氧化速率2多选(1分)关于氧化速率下面哪种描述是正确的：A.生长的氧化层较薄时，氧化速率服从线性规律B.温度升高氧化速率迅速增加C.（111）硅比（100）硅氧化得快D.有杂质（如Na、P等）存在，氧化速率降低E.生长的氧化层较厚时，氧化速率服从线性线规律正确答案：A、B、C3判断(1分)制作一硅晶体管芯片，在最后用热氧化方法制备了一层SiO2作为保护层。
整理版 集成电路 题目
一、填空1、 CMOS 逻辑电路中 NMOS 管是增强型，PMOS 管是增强型； NMOS 管的体端接地 ，PMOS 管的体端接VDD 。
2、 CMOS 逻辑电路的功耗由 3 部分组成，分别是 动态功耗 、开关过程中的短路功耗和 静态功耗 ；增大器件的阈值 电压有利于减小短路功耗和静态 功耗。
3、饱和负载 NMOS 反相器的 3 个主要缺点是： 输出高电平有阈值损失 、 输出低电平不是 0，与比例因子 Kr 相关 、输出低电平时有静态功耗 。
4、 三态输出电路的 3 种输出状态是： （ 高电平 ） ，（ 低电平 ）和（ 高阻态 ） 。
2、CMOS 工艺可分为 p 阱 、 n 阱 、 双阱 三种。
在CMOS 工艺中，N 阱里形成的晶体管是PMOS3、通常情况下，在IC 中各晶体管之间是由 场氧 来隔离的；该区域的形成用到的制造工艺是 氧化 工艺。
4、集成电路制造过程中，把掩膜上的图形转换成晶圆上器件结构一道工序是指 光刻 ，包括 晶圆涂光刻胶 、 曝光 、 显影 、 烘干 四个步骤；其中曝光方式包括 ① 接触式 、② 非接触式 两种。
5、阈值电压VT 是指 将栅极下面的si 表面从P 型Si 变成N 型Si 所必要的电压，根据阈值电压的不同，常把MOS 区间分成 耗尽型 、 增强型 两种。
降低VT 的措施包括： 降低杂质浓度 、 增大Cox 两种。
1．写出传输门电路主要的三种类型和他们的缺点：（1）NMOS 传输门，缺点：不能正确传输高电平 ； （2）PMOS 传输门，缺点：不能正确传输低电平； （3）CMOS 传输门，缺点：电路规模较大。
2、对于一般的动态逻辑电路，逻辑部分由输出低电平的 NMOS 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 PMOS ,逻辑网与地之间插入了栅控制极为时钟信号的 NMOS二、简答题1. 为什么的PMOS 尺寸通常比NMOS 的尺寸大？答：1）电子迁移率较大，是空穴迁移率的两倍，即μN =2μP 。
专升本CMOS模拟集成电路分析与设计试卷答案
专升本CMOS模拟集成电路分析与设计试卷答案专升本《CMOS模拟集成电路分析与设计》一、（共75题,共150分）1. Gordon Moore在1965年预言:每个芯片上晶体管的数目将每（）个月翻一番（2分）A.12B.18C.20D.24.标准答案：B2. MOS 管的小信号输出电阻是由MOS管的（）效应产生的。
（2分）A.体B.衬偏C.沟长调制D.亚阈值导通.标准答案：C3. 在CMOS模拟集成电路设计中，我们一般让MOS管工作在（）区。
（2分）A.亚阈值区B.深三极管区C.三极管区D.饱和区.标准答案：D4. MOS管一旦出现（）现象，此时的MOS管将进入饱和区。
（2分）A.夹断B.反型C.导电D.耗尽.标准答案：A5. （）表征了MOS器件的灵敏度。
（2分）A.B.C.D..标准答案：C6. Cascode放大器中两个相同的NMOS管具有不相同的（）。
（2分）A.B.C.D..标准答案：B7. 基本差分对电路中对共模增益影响最显著的因素是（）。
（2分）A.尾电流源的小信号输出阻抗为有限值B.负载不匹配C.输入MOS不匹配D.电路制造中的误差.标准答案：C8. 下列电路不能能使用半边电路法计算差模增益（）。
（2分）A.二极管负载差分放大器B.电流源负载差分放大器C.有源电流镜差分放大器D.Cascode负载Casocde差分放大器.标准答案：C9. 镜像电流源一般要求相同的（）。
（2分）A.制造工艺B.器件宽长比C.器件宽度WD.器件长度L.标准答案：D10. 某一恒流源电流镜如图所示。
忽略M3的体效应。
要使和严格相等，应取为（）。
（2分）A.B.C.D..标准答案：A11. 选择题:下列结构中密勒效应最大的是（）。
（2分）A.共源级放大器B.源级跟随器C.共栅级放大器D.共源共栅级放大器.标准答案：A12. 下图中，其中电压放大器的增益为-A，假定该放大器为理想放大器。
请计算该电路的等效输入电阻为（）。
2集成门电路习题解答
集成门电路习题解答18自我检测题1．CMOS门电路采用推拉式输出的主要优点是提高速度，改善负载特性。
2．CMOS与非门多余输入端的处理方法是接高电平，接电源，与其它信号引脚并在一起。
3．CMOS或非门多余输入端的处理方法是接低电平，接地，与其它信号引脚并接在一起。
4．CMOS门电路的灌电流负载发生在输出低电平情况下。
负载电流越大，则门电路输出电压越高。
5．CMOS门电路的静态功耗很低。
随着输入信号频率的增加，功耗将会增加。
6．OD门在使用时输出端应接上拉电阻和电源。
7．三态门有3种输出状态：0态、1态和高阻态。
8．当多个三态门的输出端连在一条总线上时，应注意任何时刻只能有一个门电路处于工作态。
9．在CMOS门电路中，输出端能并联使用的电路有OD门和三态门；10．CMOS传输门可以用来传输数字信号或模拟信号。
11．提高LSTTL门电路工作速度的两项主要措施是采用肖特基三极管和采用有源泄放电路。
12．当CMOS反相器的电源电压V DD＜V TN+TPV（V TN、V TP分别为NMOS管和PMOS 管的开启电压）时能正常工作吗？答：不能正常工作，因为，当反相器输入电压为1/2V DD时，将出现两只管子同时截止的现象，这是不允许的。
13．CMOS反相器能作为放大器用吗？答：可以。
在反相器的两端跨接了一个反馈电阻R f就可构成高增益放大器。
由于CMOS 门电路的输入电流几乎等于零，所以R f上没有压降，静态时反相器必然工作在v I=v O的状态，v I=v O=V T=V DD/ 2就是反相器的静态工作点。
反相器的输入电压稍有变化，输出就发生很大变化。
14．如果电源电压增加5%，或者内部和负载电容增加5%，你认为哪种情况会对CMOS 电路的功耗产生较大影响？解：根据公式P D=（C L+C PD）V DD2f，电源的变化对功耗影响更大。
15．当不同系列门电路互连时，要考虑哪几个电压和电流参数？这些参数应满足怎样的关系？解：应考虑以下参数：V OH（min）、V IH（min）、V OL（max）、V IL（max）、I OH（max）、I OL（max）、I IH（max），I IL（max），这些参数应满足以下条件：V OH（min）≥V IH（min）V OL（max）≤V IL（max）集成门电路习题解答19）（m axOHI≥nI IH（max）I OL（max）≥m）（m axILI16．已知图T2.16所示电路中各MOSFET管的T V=2V，若忽略电阻上的压降，则电路中的管子处于导通状态。
CMOS模拟集成电路设总复习
I VT ln(n) R1
Vout
mR2 R1
VT
ln(n) VEB3
Vout 2 ln(n) k VEB3 2m ln(n) 8.67 102 2.2 0
T
q T
只要满足右式的所有m，n均可 mln(n) 12.7
知识点
1.MOS器件原理 2.电流镜 3.带隙基准 4.反相器（三种类型） 5.差分放大器 6.共源共栅放大器 7.输出放大器 8.运算放大器
0.7
0.91V
M1饱和：VDS1 VGS1 VT
Vb VGS2 VGS1 VT
Vb VGS1 VGS2 VT
2I REF
K ' (W / L)2
2I REF K '(W / L)1
VT
2 0.1103
2 0.1103
110106 40 0.7 110106 40
1.11V
例题
L
COX
OX
tOX
K': 跨导参数
K ' COX 0
MOS管的大信号模型
饱和区电流（以NMOS为例）：
iD
K'
W 2L
(vGS
VT
)2
线性区电流（以NMOS为例）：
iD
K'W L
[(vGS
VT
)
( vDS 2
)]vDS
PMOS的饱和区和线性区电流表达式？
小信号模型
MOS管的小信号模型
输出电阻
VSG3 VDD VICmax VTN 2.5 2 0.7 1.2
VSG3
K 'P
2ID (W /
L)3
| VTP
| 1.2
CMOS集成电路设计答案
2.5）a) λ=0.1,γ=0.45, 2F Φ=0.9, THD V =0.7x GS V V -=3 ,x DS V V -=3 , x SB V V =F SB F THO TH V V V ϕϕγ22(-++= So, ()()x x x ox n x V V V LWC I -+-+---=31))9.09.0(45.07.03(212λμThe above equation is valid for()09.09.045.07.03>-+---x x V V, ie 297.1<x VSo ,()()x x x ox n x V V V LW C I 1.03.19.045.0727.2212-+--=μAnd 0=x Ifor x V <97.1x ox n D oxn m I LW C I L W C g μμ22==2.5)b)0==γλ7.0=TH Vfor 10<<x V , S and D exchange theirroles.x GS V V -=9.1x DS V V -=1 x BD V V -=2.1()()()⎥⎦⎤⎢⎣⎡--⨯⨯--=-x V V L WC I V x x ox n x 12122.121μ ()()x x ox n x V V LWC I ---=4.1121μ()x ox n DS ox n m V LWC V L W C g -•=1μμ (absalutate value)The above equations are valid for 1<x VThen the direction of current is reversed.9.019.1=-=GS V1-=x DS V V 2.07.09.0=-=DB Vfor2.1<x V , device operates in the triode region .()()⎥⎦⎤⎢⎣⎡---⨯⨯=2112.0221x x ox n x V V L WC I μ ()1-=x ox n m V LWC g μfor 2.1>x V , device goes into saturation again .So ,()22.021LWC I ox n x μ=()2.0LWC g oxn m μ=2.5)c)0==γλ7.0=TH VS and D exchange their roles .x GS V V -=1 x DS V V -=9.1 x TH GS BD V V V V -=-=3.0Device is in saturation region , so 2)3.0(21x ox n x V LWC I --=μDevice turns off when 3.0=x Vand never turns on again .So ,2)3.0(21x ox n x V LWC I --=μ ; x<0.30=x I；otherwiseThen , )3.0(x oxn m V LWC g --=μ ; x<0.32.5)d)8.0-=TH V0=γD and S exchange their roles9.0-=GS V9.1-=x DS V Vfor 8.1<x V ; 2)1.0(21LWC I ox n x μ-=)1.0(LWC g ox n m μ-=Deviceremains in the saturation region until8.11.09.1=-=x V, then device goes into the triode region .for 9.18.1<<x V : ])9.1(21)9.1)(1.0[(2-----=x x ox n x V V L W C I μ)9.1(-=x ox n m V L W C g μfor 9.1>xV: S and D exchange their roles again,when 9.1=x Vfor 9.1>x V ,device operates into the triode regionx GS V V -=1 x DS V V -=9.1])9.1(21)9.1)(8.1[(2x x x oxn x V V V L W C I ----=μ)9.1(x ox n m V LW C g --=μSo , 8.10<<x V : )1.0(221ox n x C I μ-=)1.0(LWC g oxn m μ-= 38.1<<x V:)7.1)(9.1(21--=V V LWC I x ox n x μ)9.1(-=x ox n m V LWC g μ2.5)e)7.0=THO V45.0=γ 9.02=F φ 0=λx SB V V -=1)9.019.0(45.07.0--++=x TH V V9.0=GS V 5.0=DS Vfor 0=x V , 893.0=TH V so device is in saturation region.so 2)]9.09.1(45.02.0[21---=x ox n x V LWC I μ)]9.09.1(45.02.0[---=x ox n m V LWC g μthese equations are valid upon the edge of triode region,i.e.5.0)9.09.1(45.02.0=---x V ⇒82.1=x VAbove 82.1=x V ,device is in the triode region.]5.0))9.09.1(45.02.0(5.02[212----⨯⨯=x ox n x V LWC I μ)5.0(LWC g ox n m μ=;This problem has been considered only for 9.10<<x V inwhich schich-Hodges E9. is valid forTHV .2.7)a⇒0==γλ 7.0=TH VD and S exchange their roles for 7.00<<in Vdevice is off 0=out Vfor7.17.0<<in V device is in the saturation region21)7.0(21--==out in ox n out D V V LWC R V I μfor 33.1<<in V device is in the triode regionout in GS V V V -=out DSV V -=1])1()1)(7.0(2[2121out out out in ox n out D V V V V LWC R V I -----==μ2.7)b0==λγ7.0=TH V⇒D and S exchange their rolesfor3.10<<in Vdevice is in triodeout GS V V -=2out in DS V V V -=])())(7.02(2[2121out in out in out ox n out D V V V V V LWC R V I -----==μfor 33.1<<in V device is in the saturation region21)7.02(21--==out ox n out D V LWC R V I μout Vdoesn’t depend on in V and it is consfant for 3.1>inV2.7)c0==λγ7.0=TH Vfor3.20<<inV device is in triodeout GS V V -=3out in DS V V V -=])())(7.03(2[2121out in out in out ox n out D V V V V V LWC R V I -----==μfor33.2<<in V device is in the satution region21)7.03(21--==out ox n out D V LWC R V I μout Vis constant for 3.2>in V(it doesn’t depend on in V )2.7)d8.0=TH V0==λγfor8.10<<in Vdevice is off ⇒ 0=out Vthen device turns on andoutV goes up until8.1=out V ,then device enters triode regionfor 8.1>in V and 8.1<out V21)8.1(21-==in ox n out D V L WC R V I μ⇒21)8.1(21-=in ox n out V LWR C V μThis is good for 128.128.1R LW C V ox n inμ⨯<<for 128.12R LW C V ox n inμ⨯>])())(8.1(2[2121out in out in in ox n out D V V V V V LWC R V I ----==μNow by subsfifufly 01V ,02V and x V in ①and ②we have:{0)2)(11()11)(2(0301=•-+++-++++oc D mb m P in m o P D od oc V R r r g g R V g V R R V V{0)2)(1()11)(2(03020=•-++-++-oc Dmb m in m D od oc V R r r g g V g r R V Vor:0)111(21)]2)(11(111[100300=+•+++•++++++in m od P D oc D mb m D P D V g V r R R V R r g g r R r R R ③0)11(21)]2)(1(11[200300=++-++++in m od D oc D mb m D V g V r R V R r r g g r R ⑨From equation ③ and ⑨ od V and oc Vcan be solued in farmsof 1in V and 2in V. Now if 0==γλ,we have:⑤{0)(01101=-+-+P xx in m D R V V V V g R V {0)(202=-+x in m DV V g R V ⇒ Dm in xR g V V V 022+= {00201=-V V , 0201V V V out -= ⇒201outV V =202outV V -=⑤⇒ 02222221=+-++-+Dm P outP in P out D out in m in m D out R g R V R V R V R V V g V g R V Pin in in m D P m P D out R V V V g R R g R R V 221)()2111(+--=+++2221212in in in in in V V V V V --+=⇒ Pin in in in P m P D m P D out R V V V V R g R R g R R V 2))(21()21211(2121++-+-=++)22](2))(21([2121P D m P D Pin in in in P m out R R g R R R V V V V R g V ∥∥++-+-= 212121+=+=m P PP m g R R R g CMRR)22)(1(P D m P D Pm dm dm R R g R R R g A ∥∥+-=-PPD m P D dm cm R R R g R R A 22∥∥-=-5.9)a5.9)b5.9)c 5.9)d 5.9)e6.9)a(i)at low fraguency , x V is like virtual groundout in V SC V SC 21-=21C CV V in out -= (ii) At high fraguency, the quiralent circuit∞→-=)(03011r r g A m V ∥ if0=λ6.9)c(i) At low frequancy , the equivalent circuitThe impedance @ 31m out g V =31311m m m m V g g g g A -=•-≅ (ii) at high frequency21m m in x g gV V -=▁ the inpedance looking into x V The inpedance @ 21R R V out ∥=)()()1(21121221R R g R R g g g A m m m m V ∥∥-=•••-= 6.9)d(i) at low frequancy ,the equivalent circuit is∞→+≅++=12020********)(1)])1([m m m xm x m m in out g g r r g Z g Z g r g V V ∥∥ if 0=λmx g Z 1=KCL @ x V ,out V :)()(033022r VV g r V V V V g R V out x m x out x in m P x +-=-+-= ⇒)1(303Pm x out R g r V V +-= P x x out x in m R V r V V V V g =-+-022)( ⇒ 022022)11(r Vout V g r R V g x m P in m +++= ⇒ out Pm m P in m V r R g r g r R V g ]1)1(1)11([022032022++++-= ⇒∞→+-+++-=)1()11()1(302032023032Pm m P Pm m inoutR g r r g r R R g r g V V if 0=λgiven mA I SS 1= , mA I I D D 5.0129=- 5.0100)(129=-L W (a) V n mk LW C I V V ox D TH GS 289.0])32.0100)(6.383100()5.0(2[])(2[21219999=⨯==-μ⇒ V V GS 089.19= V V V V GS DD CM y x 911.19,,=-= (b) V V swing x 2.0= , V V CM y x 911.1,,=V V x 011.2max ,= V V x 811.1m in ,=495.02011.232max,57=-=-==x DD OD OD V V V V 7055.024.0811.12min ,31=-=-==SSI x OD OD V V V V 02.97)495.02.41)(495.0)(886.3)(100()5.0(2)1()(2)(285=⨯+=+-=-n mA V V V C I L WDS TH GS ox P D offλμ m m L W off μμ1.3105.3102.9785≈=⨯=-14)7055.01.01)(7055.0)(6.383)(350()5.0(2)1()(2)(241=⨯+=+-=-n mA V V V C I L WDS TH GS ox n D offλμ m W μ8.441≅-(c) )()(01109907055010331r r g r r g r r g g A m m m m V ∥∥= 111417.17055.0)5.0(22-Ω==-=m mA V V I g TH GS D m113417.1-Ω==m g g m m155022.2495.0)5.0(22-Ω==-=m mA V V I g THP GS D m1946.3289.0)5.0(2-Ω==m mA g mΩ======k mA I r r r r D on 20)5.0)(1.0(110110301λ Ω====•=k mA I r r r r D op 10)5.0)(2.0(11090705λ )2010(46.3]1010022.22020417.1)[417.1(k k m k k m k k m m A V ∥∥⨯⨯⨯⨯⨯⨯= 4871=V AAssuming all transistors are in saturation, we have12223)(2)(2TH ox n outTH ox n outout V LW C I V LW C I R I +=++μμ When we have assumed 34)()(LW L W = and 0=λ Thus , 2212])()([1LWL W R C I Sox n out -=μWhen the circuit turns on , inifically both M5 and H6 are off and x V andy V rise together,i.e.,y x V V =. When y V reaches 6TH V , x V is also near 5TH V .Thus,M6 and H5 turn on almost simultanecusly . The surge in the drain current ef M5 turns the rest of the circuit on .As y V increases further, x V begins to drop if M6 is turned on sidffreiently became the voltage gain of H6 and b R exceels unity. For high value of y V , x V can be lower than 5TH V . Since 6626)()(D ox n TH a D DD I LWC V R I V =•-•-μ , we solve the quadratic equatiom:0)(])(1)(2[266262=-++--TH DD ox n TH DD a D D aV V LW C V V R I I R μ⇒2222662)(4])(1)(2[)(1)(2aTH DD aox n TH DD a ox n TH DD a D R V V R LW C V V R LW C V V R I --+-++-=μμThis value is substifuted in the other condition:56)(TH b a D DD V R R I V ≤+-To give the condition for furning off H5.。
数字集成电路--电路、系统与设计(第二版)课后练习题 第六章 CMOS组合逻辑门的设计
Chapter 6 Problem Set
Chapter 6 PROBLEMS
1. [E, None, 4.2] Implement the equation X = ((A + B) (C + D + E) + F) G using complementary CMOS. Size the devices so that the output resistance is the same as that of an inverter with an NMOS W/L = 2 and PMOS W/L = 6. Which input pattern(s) would give the worst and best equivalent pull-up or pull-down resistance? Implement the following expression in a full static CMOS logic fashion using no more than 10 transistors: Y = (A ⋅ B) + (A ⋅ C ⋅ E) + (D ⋅ E) + (D ⋅ C ⋅ B) 3. Consider the circuit of Figure 6.1.
2
VDD E 6 A A 6 B 6 C 6 D 6 E F A B C D 4 4 4 4 E 1 A B C D 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem Set
VDD 6
Circuit A
Circuit B
Figure 6.2 Two static CMOS gates.
集成电路CMOS题库
（B）
A. ro B. gmb C. gm D. uncox
基本差分对电路中对共模增益影响最显着的因素是。（C）
A.尾电流源的小信号输出阻抗为有限值 B.负载不匹配
C.输入 MOS 不匹配 D.电路制造中的误差
下列电路不能能使用半边电路法计算差模增益。
（C）
二极管负载差分放大器 B.电流源负载差分放大器
作在
。
（）
A.线性区 B.饱和区
C.截止区
D.亚阈值区
32.对于 MOS 管，当 W/L 保持不变时，MOS 管的跨导随过驱动电压的变化
是
。
（）
A.单调增加 B.单调减小 C.开口向上的抛物线 D.开口向下的抛
物线
33.对于 MOS 器件,器件如果进入三极管区(线性区), 跨导将
。
（）
Ａ.增加
B.减少
A.亚阈值区 B.深三极管区 C.三极管区 D.饱和区
4.MOS 管一旦出现现象，此时的 MOS 管将进入饱和区。（A）
A.夹断 B.反型 C.导电 D.耗尽
5.表征了 MOS 器件的灵敏度。（C）
A. ro B. gmb C. gm D. uncox Cascode 放大器中两个相同的 NMOS 管具有不相同的。
线性区：
饱和区： 10.简单描述 N 阱 CMOS 工艺的主要流程步骤，画出 N 阱 CMOS 工艺下 的 CMOS 器件剖面示意图。（10 分） 解：主要工艺流程步骤为： 晶圆准备；杂质注入扩散；氧化；光刻； 腐蚀；淀积；
CMOS 器件剖面示意图为： 11.分析差分电路中器件不匹配对差分对性能所造成的影响。（5 分） 12. 给出下图电路中的 Vout 表达式。（R1=R2）(5 分) 13. 写出 NMOS 管构成的基本电流镜在忽略沟道长度调制情况下的输 出电流 Iout 和参考电流的关系式 IREF 。(5 分) 解： NMOS 管构成的基本电流镜 Iout/Iref=(w/l)2/(w/l)1 14. 图(a)是什么结构图(b)忽略了沟道调制效应和体效应。如果体效 应不能忽略，请画出 Vin 和 Vout 的关系曲线，并出解释。(10 分) 15. 画出下图的小信号等效电路，推导 Rin 的表达式。(10 分) 16. 什么是体效应？体效应会对电路产生什么影响？（5 分） 解：理想情况下是假设晶体管的衬底和源是短接的，实际上两者并不 一定电位相同，当 VB 变得更负时，VTH 增加，这种效应叫做体效应。 体效应会改变晶体管的阈值电压。
扎维模拟CMOS集成电路设计第四章习题
I SS 1103 0.72V 4 0.383510 50 W p Cox L 3
Vout max 3 0.72 2.28V Vout , swing 2Vout max Vout min 22.28 0.673 3.214 V
Chapter 4 习题
4.11
Cox
0 ox
tox
8.851014 F / cm 3.9 7 2 3 . 835 10 F / cm 9 109 m
cm2 F 4 A nCox 350 3.835107 1 . 34225 10 V s cm2 V2 cm2 F 4 A pCox 100 3.835107 0 . 3835 10 V s cm2 V2
b. VDD 0.8V时，M 3截止，Vout 0, AV 0 VDD 0.8V时，M 3导通，M1工作在线性区，VDD ，Vout ， AV 当VDD 上升到一定值时，M1进入饱和区。
VinCM 1.2V时，满足M1工作在饱和区的最小电 源电压为 VDD min VinCM VTH 1 VGS 3 1.2 0.7 1.607 2.107V
2 I D1 VGS 1 Vod 1 VTH 1 0.7 W nCox L 1 2 0.25103 0.7 0.893 V 4 1.3422510 100
VinCM min VodSS VGS 1 0.273 0.893 1.166 V
a. VinCMmin VodSS VGS1 VinCMmax VDD VGS3 VTH1
数字集成电路--电路、系统与设计(第二版)课后练习题 第五章 CMOS反相器
C H A P T E R5T H E C M O S I N V E R T E R Quantification of integrity,performance,and energy metrics of an inverterOptimization of an inverter design5.1Exercises and Design Problems5.2The Static CMOS Inverter—An IntuitivePerspective5.3Evaluating the Robustness of the CMOSInverter:The Static Behavior5.3.1Switching Threshold5.3.2Noise Margins5.3.3Robustness Revisited5.4Performance of CMOS Inverter:The DynamicBehavior5.4.1Computing the Capacitances5.4.2Propagation Delay:First-OrderAnalysis5.4.3Propagation Delay from a DesignPerspective5.5Power,Energy,and Energy-Delay5.5.1Dynamic Power Consumption5.5.2Static Consumption5.5.3Putting It All Together5.5.4Analyzing Power Consumption UsingSPICE5.6Perspective:Technology Scaling and itsImpact on the Inverter Metrics180Section 5.1Exercises and Design Problems 1815.1Exercises and Design Problems1.[M,SPICE,3.3.2]The layout of a static CMOS inverter is given in Figure 5.1.(λ=0.125µm).a.Determine the sizes of the NMOS and PMOS transistors.b.Plot the VTC (using HSPICE)and derive its parameters (V OH ,V OL ,V M ,V IH ,and V IL ).c.Is the VTC affected when the output of the gates is connected to the inputs of 4similargates?.d.Resize the inverter to achieve a switching threshold of approximately 0.75V .Do not lay-out the new inverter,use HSPICE for your simulations.How are the noise margins affected by this modification?2.Figure 5.2shows a piecewise linear approximation for the VTC.The transition region isapproximated by a straight line with a slope equal to the inverter gain at V M .The intersectionof this line with the V OH and the V OL lines defines V IH and V IL .a.The noise margins of a CMOS inverter are highly dependent on the sizing ratio,r =k p /k n ,of the NMOS and PMOS e HSPICE with V Tn =|V Tp |to determine the valueof r that results in equal noise margins?Give a qualitative explanation.b.Section 5.3.2of the text uses this piecewise linear approximation to derive simplifiedexpressions for NM H and NM L in terms of the inverter gain.The derivation of the gain isbased on the assumption that both the NMOS and the PMOS devices are velocity saturatedat V M .For what range of r is this assumption valid?What is the resulting range of V M ?c.Derive expressions for the inverter gain at V M for the cases when the sizing ratio is justabove and just below the limits of the range where both devices are velocity saturated.What are the operating regions of the NMOS and the PMOS for each case?Consider theeffect of channel-length modulation by using the following expression for the small-signalresistance in the saturation region:r o,sat =1/(λI D ).Figure 5.1CMOS inverter layout.InOutGND V DD =2.5V.Poly Metal1NMOSPMOSPolyMetal12λ182THE CMOS INVERTER Chapter 53.[M,SPICE,3.3.2]Figure 5.3shows an NMOS inverter with resistive load.a.Qualitatively discuss why this circuit behaves as an inverter.b.Find V OH and V OL calculate V IH and V IL .c.Find NM L and NM H ,and plot the VTC using HSPICE.d.Compute the average power dissipation for:(i)V in =0V and (ii)V in =2.5Ve HSPICE to sketch the VTCs for R L =37k,75k,and 150k on a single graph.ment on the relationship between the critical VTC voltages (i.e.,V OL ,V OH ,V IL ,V IH )and the load resistance,R L .g.Do high or low impedance loads seem to produce more ideal inverter characteristics?4.[E,None,3.3.3]For the inverter of Figure 5.3and an output load of 3pF:a.Calculate t plh ,t phl ,and t p .b.Are the rising and falling delays equal?Why or why not?pute the static and dynamic power dissipation assuming the gate is clocked as fast as possible.5.The next figure shows two implementations of MOS inverters.The first inverter uses onlyNMOS transistors.V OH V OL inV outFigure 5.2A different approach to derive V IL and V IH .V outV in M 1W/L =1.5/0.5+2.5VFigure 5.3Resistive-load inverterR L =75k ΩSection 5.1Exercises and Design Problems183a.Calculate V OH ,V OL ,V M for each case.e HSPICE to obtain the two VTCs.You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Find V IH ,V IL ,NM L and NM H for each inverter and comment on the results.How can you increase the noise margins and reduce the undefined region?ment on the differences in the VTCs,robustness and regeneration of each inverter.6.Consider the following NMOS inverter.Assume that the bulk terminals of all NMOS deviceare connected to GND.Assume that the input IN has a 0V to 2.5V swing.a.Set up the equation(s)to compute the voltage on node x .Assume γ=0.5.b.What are the modes of operation of device M2?Assume γ=0.c.What is the value on the output node OUT for the case when IN =0V?Assume γ=0.d.Assuming γ=0,derive an expression for the switching threshold (V M )of the inverter.Recall that the switching threshold is the point where V IN =V OUT .Assume that the devicesizes for M1,M2and M3are (W/L)1,(W/L)2,and (W/L)3respectively.What are the limitson the switching threshold?For this,consider two cases:i)(W/L)1>>(W/L)2V DD =2.5V V IN V OUTV DD =2.5V V IN V OUT M 2M 1M 4M 3W/L=0.375/0.25W/L=0.75/0.25W/L=0.375/0.25W/L=0.75/0.25Figure 5.4Inverter ImplementationsV DD =2.5V OUTM1IN M2M3V DD =2.5Vx184THE CMOS INVERTER Chapter 5ii)(W/L)2>>(W/L)17.Consider the circuit in Figure 5.5.Device M1is a standard NMOS device.Device M2has allthe same properties as M1,except that its device threshold voltage is negative and has a valueof -0.4V.Assume that all the current equations and inequality equations (to determine themode of operation)for the depletion device M2are the same as a regular NMOS.Assume thatthe input IN has a 0V to 2.5V swing.a.Device M2has its gate terminal connected to its source terminal.If V IN =0V ,what is the output voltage?In steady state,what is the mode of operation of device M2for this input?pute the output voltage for V IN =2.5V .You may assume that V OUT is small to simplify your calculation.In steady state,what is the mode of operation of device M2for this input?c.Assuming Pr (IN =0)=0.3,what is the static power dissipation of this circuit?8.[M,None,3.3.3]An NMOS transistor is used to charge a large capacitor,as shown in Figure5.6.a.Determine the t pLH of this circuit,assuming an ideal step from 0to 2.5V at the input node.b.Assume that a resistor R S of 5k Ωis used to discharge the capacitance to ground.Deter-mine t pHL .c.Determine how much energy is taken from the supply during the charging of the capacitor.How much of this is dissipated in M1.How much is dissipated in the pull-down resistanceduring discharge?How does this change when R S is reduced to 1k Ω.d.The NMOS transistor is replaced by a PMOS device,sized so that k p is equal to the k n ofthe original NMOS.Will the resulting structure be faster?Explain why or why not.9.The circuit in Figure 5.7is known as the source follower configuration.It achieves a DC levelshift between the input and the output.The value of this shift is determined by the current I 0.Assume x d =0,γ=0.4,2|φf |=0.6V ,V T 0=0.43V ,k n ’=115μA/V 2and λ=0.V DD =2.5VOUTM1(4μm/1μm)IN M2(2μm/1μm),V Tn =-0.4VFigure 5.5A depletion load NMOSinverterV DD =2.5VOutFigure 5.6Circuit diagram with annotated W/L ratios=5pFSection 5.1Exercises and Design Problems 185a.Suppose we want the nominal level shift between V i and V o to be 0.6V in the circuit in Figure 5.7(a).Neglecting the backgate effect,calculate the width of M2to provide this level shift (Hint:first relate V i to V o in terms of I o ).b.Now assume that an ideal current source replaces M2(Figure 5.7(b)).The NMOS transis-tor M1experiences a shift in V T due to the backgate effect.Find V T as a function of V o for V o ranging from 0to 2.5V with 0.5V intervals.Plot V T vs.V oc.Plot V o vs.V i as V o varies from 0to 2.5V with 0.5V intervals.Plot two curves:one neglecting the body effect and one accounting for it.How does the body effect influence the operation of the level converter?d.At V o (with body effect)=2.5V,find V o (ideal)and thus determine the maximum error introduced by the body effect.10.For this problem assume:V DD =2.5V ,W P /L =1.25/0.25,W N /L =0.375/0.25,L =L eff =0.25μm (i.e.x d =0μm),C L =C inv-gate ,k n ’=115μA/V 2,k p ’=-30μA/V 2,V tn0=|V tp0|=0.4V,λ =0V -1, γ=0.4,2|φf |=0.6V ,and t ox =e the HSPICE model parameters for parasitic capacitance given below (i.e.C gd0,C j ,C jsw ),and assume that V SB =0V for all problems except part (e).Figure 5.7NMOS source follower configuration V DD =2.5V V iV oV DD =2.5VV i V oV bias =(a)(b)I o1um/0.25um M1186THE CMOS INVERTER Chapter 5##Parasitic Capacitance Parameters (F/m)##NMOS:CGDO=3.11x10-10,CGSO=3.11x10-10,CJ=2.02x10-3,CJSW=2.75x10-10PMOS:CGDO=2.68x10-10,CGSO=2.68x10-10,CJ=1.93x10-3,CJSW=2.23x10-10a.What is the V m for this inverter?b.What is the effective load capacitance C Leff of this inverter?(include parasitic capacitance,refer to the text for K eq and m .)Hint:You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Calculate t PHL ,t PLH assuming the result of (b)is ‘C Leff =6.5fF’.(Assume an ideal step input,i.e.t rise =t fall =0.Do this part by computing the average current used to charge/dis-charge C Leff .)d.Find (W p /W n )such that t PHL =t PLH .e.Suppose we increase the width of the transistors to reduce the t PHL ,t PLH .Do we get a pro-portional decrease in the delay times?Justify your answer.f.Suppose V SB =1V,what is the value of V tn ,V tp ,V m ?How does this qualitatively affect C Leff ?ing Hspice answer the following questions.a.Simulate the circuit in Problem 10and measure t P and the average power for input V in :pulse(0V DD 5n 0.1n 0.1n 9n 20n),as V DD varies from 1V -2.5V with a 0.25V interval.[t P =(t PHL +t PLH )/2].Using this data,plot ‘t P vs.V DD ’,and ‘Power vs.V DD ’.Specify AS,AD,PS,PD in your spice deck,and manually add C L =6.5fF.Set V SB =0Vfor this problem.b.For Vdd equal to 2.5V determine the maximum fan-out of identical inverters this gate candrive before its delay becomes larger than 2ns.c.Simulate the same circuit for a set of ‘pulse’inputs with rise and fall times of t in_rise,fall =1ns,2ns,5ns,10ns,20ns.For each input,measure (1)the rise and fall times t out_rise andV DD =2.5VV IN V OUTC L =C inv-gateL =L P =L N =0.25μmV SB-+(W p /W n =1.25/0.375)Figure 5.8CMOS inverter with capacitiveSection 5.1Exercises and Design Problems 187t out_fall of the inverter output,(2)the total energy lost E total ,and (3)the energy lost due to short circuit current E short .Using this data,prepare a plot of (1)(t out_rise +t out_fall )/2vs.t in_rise,fall ,(2)E total vs.t in_rise,fall ,(3)E short vs.t in_rise,fall and (4)E short /E total vs.t in_rise,fall.d.Provide simple explanations for:(i)Why the slope for (1)is less than 1?(ii)Why E short increases with t in_rise,fall ?(iii)Why E total increases with t in_rise,fall ?12.Consider the low swing driver of Figure 5.9:a.What is the voltage swing on the output node (V out )?Assume γ=0.b.Estimate (i)the energy drawn from the supply and (ii)energy dissipated for a 0V to 2.5V transition at the input.Assume that the rise and fall times at the input are 0.Repeat the analysis for a 2.5V to 0V transition at the input.pute t pLH (i.e.the time to transition from V OL to (V OH +V OL )/2).Assume the input rise time to be 0.V OL is the output voltage with the input at 0V and V OH is the output volt-age with the input at 2.5V .pute V OH taking into account body effect.Assume γ =0.5V 1/2for both NMOS and PMOS.13.Consider the following low swing driver consisting of NMOS devices M1and M2.Assumean NWELL implementation.Assume that the inputs IN and IN have a 0V to 2.5V swing andthat V IN =0V when V IN =2.5V and vice-versa.Also assume that there is no skew between INand IN (i.e.,the inverter delay to derive IN from IN is zero).a.What voltage is the bulk terminal of M2connected to?V in V out V DD =2.5V W L 3μm 0.25μm =p 2.5V0V C L =100fFW L 1.5μm 0.25μm=n Figure 5.9Low Swing DriverV LOW =0.5VOutM1ININ M225μm/0.25μm 25μm/0.25μmC L =1pFFigure 5.10Low Swing Driver188THE CMOS INVERTER Chapter 5b.What is the voltage swing on the output node as the inputs swing from 0V to 2.5V .Showthe low value and the high value.c.Assume that the inputs IN and IN have zero rise and fall times.Assume a zero skewbetween IN and IN.Determine the low to high propagation delay for charging the outputnode measured from the the 50%point of the input to the 50%point of the output.Assumethat the total load capacitance is 1pF,including the transistor parasitics.d.Assume that,instead of the 1pF load,the low swing driver drives a non-linear capacitor,whose capacitance vs.voltage is plotted pute the energy drawn from the lowsupply for charging up the load capacitor.Ignore the parasitic capacitance of the driver cir-cuit itself.14.The inverter below operates with V DD =0.4V and is composed of |V t |=0.5V devices.Thedevices have identical I 0and n.a.Calculate the switching threshold (V M )of this inverter.b.Calculate V IL and V IH of the inverter.15.Sizing a chain of inverters.a.In order to drive a large capacitance (C L =20pF)from a minimum size gate (with inputcapacitance C i =10fF),you decide to introduce a two-staged buffer as shown in Figure5.12.Assume that the propagation delay of a minimum size inverter is 70ps.Also assumeV DD =0.4VV IN V OUTFigure 5.11Inverter in Weak Inversion RegimeSection 5.1Exercises and Design Problems 189that the input capacitance of a gate is proportional to its size.Determine the sizing of thetwo additional buffer stages that will minimize the propagation delay.b.If you could add any number of stages to achieve the minimum delay,how many stages would you insert?What is the propagation delay in this case?c.Describe the advantages and disadvantages of the methods shown in (a)and (b).d.Determine a closed form expression for the power consumption in the circuit.Consider only gate capacitances in your analysis.What is the power consumption for a supply volt-age of 2.5V and an activity factor of 1?16.[M,None,3.3.5]Consider scaling a CMOS technology by S >1.In order to maintain compat-ibility with existing system components,you decide to use constant voltage scaling.a.In traditional constant voltage scaling,transistor widths scale inversely with S,W ∝1/S.To avoid the power increases associated with constant voltage scaling,however,youdecide to change the scaling factor for W .What should this new scaling factor be to main-tain approximately constant power.Assume long-channel devices (i.e.,neglect velocitysaturation).b.How does delay scale under this new methodology?c.Assuming short-channel devices (i.e.,velocity saturation),how would transistor widthshave to scale to maintain the constant power requirement?1InAdded Buffer StageOUTC L =20pF C i =10fF‘1’is the minimum size inverter.??Figure 5.12Buffer insertion for driving large loads.190THE CMOS INVERTER Chapter5DESIGN PROBLEMUsing the0.25μm CMOS introduced in Chapter2,design a static CMOSinverter that meets the following requirements:1.Matched pull-up and pull-down times(i.e.,t pHL=t pLH).2.t p=5nsec(±0.1nsec).The load capacitance connected to the output is equal to4pF.Notice that thiscapacitance is substantially larger than the internal capacitances of the gate.Determine the W and L of the transistors.To reduce the parasitics,useminimal lengths(L=0.25μm)for all transistors.Verify and optimize the designusing SPICE after proposing a first design using manual -pute also the energy consumed per transition.If you have a layout editor(suchas MAGIC)available,perform the physical design,extract the real circuitparameters,and compare the simulated results with the ones obtained earlier.。
拉扎维模拟CMOS集成电路设计习题讲解
VGS
VDS+VTH1 VDS+VTH0
VDS3+VTH VDS2+VTH VDS1+VTH
Copyright for zhouqn
2.5 对于图2.42的每个电路，画出IX和晶体管跨导关于VX
的函数曲线草图，VX从0变化到VDD。在(a)中，假设Vx
从0变化到1.5V。 (a) n 0.1V 1
+
VX
M1
-
+
VGS 1.9 VX
VDS 1VX VDSAT Von 1.2 VX
1V -
工作在线性区，则
IX
nCOX
W L
[(1.2
VX
)(1
VX
)
0.5(1
VX
)2
]
1 2
nCOX
W L
(1.4 VX )(1VX )
gm
nCOXΒιβλιοθήκη W LVDSnCOX
W L
(1Vx )
② 当1V<VX<1.2V时,MOS管工作在线性区
管的有效沟道长度Leff=0.5-2LD，则
p 100cm2 /V / s LD 0.09106 m
p 0.2V 1 tox 9 109 m
ID
1 2
pCox
W Leff
(VGS
VTH )2 (1 p 3)
ID 4.8103 (VSG 0.8)2
0 8.854 1012 F / m sio2 3.9
ID
ro
1
ID
gmro
2Cox
W L
ID
1
ID
A
WL ID
Copyright for zhouqn
模拟CMOS集成电路复习题库及解答
模拟CMOS集成电路期末复习题库及答案整理人：李明1．MOSFET跨导g m是如何定义的。
在不考虑沟道长度调制时，写出MOSFET在饱和区的g m与V GS−V TH、√I D和1V GS−V TH的关系表示式。
画出它们各自的变化曲线。
2．MOSFET的跨导g m是如何定义的。
在考虑沟道长度调制时，写出MOSFET在饱和区的g m与V GS−V TH、√I D和1V GS−V TH的关系表示式。
画出它们各自的变化曲线。
解：MOSFET跨导g m的定义：由于MOSFET工作再饱和区时，其电流受栅源过驱动电压控制，所以我们可以定义一个性能系数来表示电压转换电流的能力。
更准确地说，由于在处理信号的过程中，我们要考虑电压和电流的变化，因此我们把这个性能系数定义为漏电流的变化量除以栅源电压的变化量。
我们称之为“跨导”，并用g m来表示，其数值表示为：在不考虑沟道长度调制时：在考虑沟道长度调制时：3．画出考虑体效应和沟道长度调制效应后的MOSFET小信号等效电路。
写出r o和g mb的定义，并由此定义推出r o和g mb表示式。
解：4．画出由NMOS和PMOS二极管作负载的MOSFET共源级电路图。
对其中NMOS二极管负载共源级电路，推出忽略沟道长度调制效应后的增益表示式，分析说明器件尺寸和偏置电流对增益的影响。
对PMOS二极管负载的共源级电路，对其增益表示式作出与上同样的分析。
5．画出MOS共源共栅级电路的电路图和其对应的小信号等效电路图。
并推出此共源共栅级电路的电压增益和输出电阻表示式。
解：6．画出带源极负反馈电阻的以电阻作负载的MOS共源级电路的电路图和其对应的小信号等效电路图。
写出此电路的等效跨导定义式，并由此推出在不考虑沟道长度调制和体效应情况下的小信号电压增益表示式。
画出其漏电流和跨导随V in的变化曲线图。
7．画出带源极负反馈电阻的以电阻作负载的MOS共源级电路的电路图和其对应的小信号等效电路图。
集成电路CMOS题库
一、选择题1.Gordon Moore 在1965年预言:每个芯片上晶体管的数目将每个月翻一番。
（B ）A.12B.18C.20D.242.MOS 管的小信号输出电阻是由MOS 管的效应产生的。
（C ）A.体B.衬偏C.沟长调制D.亚阈值导通在CMOS 模拟集成电路设计中, 我们一般让MOS 管工作在区。
（D ）A.亚阈值区B.深三极管区C.三极管区D.饱和区4.MOS 管一旦出现现象, 此时的MOS 管将进入饱和区。
（A ）A.夹断B.反型C.导电D.耗尽5.表征了MOS 器件的灵敏度。
（C ）A.o rB.b m gC.m gD.ox n c u6.Cascode 放大器中两个相同的NMOS 管具有不相同的。
（B ）A.o rB.b m gC.m gD.ox n c u7.基本差分对电路中对共模增益影响最显著的因素是。
（C ）A.尾电流源的小信号输出阻抗为有限值B.负载不匹配C.输入MOS 不匹配D.电路制造中的误差8.下列电路不能能使用半边电路法计算差模增益。
（ C）A.二极管负载差分放大器B.电流源负载差分放大器C.有源电流镜差分放大器D.Cascode 负载Casocde 差分放大器9.镜像电流源一般要求相同的。
（ D） A.制造工艺 B.器件宽长比 C.器件宽度W D.器件长度LA.10.NMOS 管的导电沟道中依靠导电。
.）B.电子 B.空穴C.正电荷D.负电荷11.下列结构中密勒效应最大的是。
（A ）A.共源级放大器B.源级跟随器C.共栅级放大器D.共源共栅级放大器在NMOS 中, 若会使阈值电。
（A ）A.增大B.不变C.减小D.可大可小13. 模拟集成电路设计中可使用大信号分析方法的是。
（C ）A.增益B.输出电阻C.输出摆幅D.输入电阻14. 模拟集成电路设计中可使用小信号分析方法的是。
（A ）A.增益B.电压净空C.输出摆幅D.输入偏置15. 下图中, 其中电压放大器的增益为-A, 假定该放大器为理想放大器。
扎维模拟CMOS集成电路设计第三章习题
I D2
1 W nCox (VGS 2 VTH 2 ) 2 (1 NVDS 2 ) 2 L 2
1 10 1.34225 10 4 [3 Vout 0.7 0.45( 0.9 Vout 0.9 )] 2 [1 0.1(3 Vout )] 2 0.5
W g m1 2 nCox I D1 2 1.34225 10 4 100 0.5 10 3 3.66 10 3 A / V L 1
ro1
1 1 20K 1 N I D 0.1V 0.5m A
5
2019/3/28
0.5 1 L 2 p 0.05 2
ro 2 1 1 40K 3 2 I D 2 0.05 0.5 10
AV gm1 (ro1 // ro2 ) 3.66103 (20K // 40K ) 48.8
(2)M1工作在线性区边缘,满足 VGS 1 VTH 1 VDS 1 Vout
Vout sin g Vout max Vout min 2.0033 0.2693 1.734 V
2019/3/28 7
3.3
50 W , RD 2 K, 0 L 1 0.5
cm2 7 F 4 A nCox 350 3.83510 1.34225 10 2 V s cm V2
AV gm1 Rout 5.1945103 782.16 4.06
2019/3/28 12
20 W 3.12 , I1 1mA, I S 0.75mA, 0 L 1 0.5
cm2 F 4 A nCox 350 3.835107 1 . 34225 10 V s cm2 V2 cm2 7 F 4 A pCox 100 3.83510 0.383510 2 V s cm V2
《集成电路设计(第2版)》习题答案10-12章
第11章
1. 简述VLSI 设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。
特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。
拉扎维模拟CMOS集成电路设计第二章作业答案详解完整版中文全
1.8)(Vin
Vout ) (Vin
Vout )2 ]R1
第十九页，共38页。
2.9 对于图2.46的每个电路，画出IX和VX关于时间的函数曲线
图。C1的初始电压等于3V。
Ix
Vx
(a) λ=γ=0 , VTH=0.7V，Vb>VTH 当Vb-0.7 ≤ VX≤3V时，M1工作在饱和区
Vb
` C1
M1
Ix
1 2
nCOX
W L
(Vb
0.7)2
dQ Ixdt CdVX
dV Vx (t )
3V
X
t
0 I xdt
VX
(t)
3
1 2
nCOX
W L
(Vb
0.7)2
t
当VX< Vb-0.7时，M1工作在线性区，则
Ix
1 2
nCOX
W L
[2(Vb
0.7) VX
VX2 ]
第二十页，共38页。
当VX< Vb-0.7时，M1工作在线性区，则
1 2
nCox
WLVSBV=0GS
-
VVSB>0 TH
+
VBS
-
2
VDS
-
当VGS>VDS+VTH时，MOS工作在三极管区（线性区）
ID
nCox
W L
VGS
VTH
VDS
1 2
VD2S
VTH
VGS
VTH0 VTH1
VGS
VDS+VTH1 VDS+VTH0
VDS3+VTH VDS2+VTH VDS1+VTH
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
一、选择题1、Gordon Moore 在1965年预言:每个芯片上晶体管得数目将每个月翻一番。
（B ）A 、12B 、18C 、20D 、242.MOS 管得小信号输出电阻就是由MOS 管得效应产生得。
（C ）A.体 B 、衬偏 C 、沟长调制 D 、亚阈值导通3.在CMOS 模拟集成电路设计中，我们一般让MOS 管工作在区。
（D ）A 、亚阈值区B 、深三极管区C 、三极管区D 、饱与区4、MOS 管一旦出现现象，此时得MOS 管将进入饱与区。
（A ）A 、夹断B 、反型C 、导电D 、耗尽5、表征了MOS 器件得灵敏度。
（C ）A 、o rB 、b m gC 、m gD 、ox n c u6.Cascode 放大器中两个相同得NMOS 管具有不相同得。
（B ）A 、o rB 、b m gC 、m gD 、ox n c u7.基本差分对电路中对共模增益影响最显著得因素就是。
（C ）A 、尾电流源得小信号输出阻抗为有限值B 、负载不匹配C 、输入MOS 不匹配D 、电路制造中得误差8.下列电路不能能使用半边电路法计算差模增益。
（ C ）A.二极管负载差分放大器 B 、电流源负载差分放大器C 、有源电流镜差分放大器D 、Cascode 负载Casocde 差分放大器9、镜像电流源一般要求相同得。
（ D ）A 、制造工艺 B 、器件宽长比 C 、器件宽度W D 、器件长度L10、 NMOS 管得导电沟道中依靠导电。
（ ）A.电子 B 、空穴 C 、正电荷 D 、负电荷11、下列结构中密勒效应最大得就是。
（A ）A 、共源级放大器B 、源级跟随器C 、共栅级放大器D 、共源共栅级放大器12.在NMOS 中，若0V sb 会使阈值电。
（A ）A 、增大B 、不变C 、减小D 、可大可小13、 模拟集成电路设计中可使用大信号分析方法得就是。
（C ）A 、增益B 、输出电阻C 、输出摆幅D 、输入电阻14、 模拟集成电路设计中可使用小信号分析方法得就是。
（A ）A 、增益B 、电压净空C 、输出摆幅D 、输入偏置15、 下图中，其中电压放大器得增益为-A ，假定该放大器为理想放大器。
请计算该电路得等效输入电阻为。
（）第15题A. AR +1 B 、A R 11+ C 、)1(A R +D 、 )11(A R + 16、不能直接工作得共源极放大器就是共源极放大器。
（C ）A 、电阻负载B 、二极管连接负载C 、电流源负载D 、二极管与电流源并联负载17、模拟集成电路设计中得最后一步就是。
（B ）A 、电路设计B 、版图设计C 、规格定义D 、电路结构选择 18、在当今得集成电路制造工艺中，工艺制造得IC 在功耗方面具有最大得优势。
（B ）A 、MOSB 、CMOSC 、BipolarD 、BiCMOS 19、PMOS 管得导电沟道中依靠导电。
（B ）B.电子 B 、空穴 C 、正电荷 D 、负电荷20、电阻负载共源级放大器中，下列措施不能提高放大器小信号增益得就是。
（D ）A 、增大器件宽长比B 、增大负载电阻C 、降低输入信号直流电平D 、增大器件得沟道长度L21、 下列不就是基本差分对电路中尾电流得作用得就是。
（D ）A 、为放大器管提供固定偏置B 、为放大管提供电流通路C、减小放大器得共模增益D、提高放大器得增益22、共源共栅放大器结构得一个重要特性就就是输出阻抗。
（D）A、低B、一般C、高D、很高23、 MOS管得漏源电流受栅源过驱动电压控制，我们定义来表示电压转换电流得能力。
（A）A、跨导B、受控电流源C、跨阻D、小信号增益24、MOS管漏电流得变化量除以栅源电压得变化量就是。
（C）A、电导B、电阻C、跨导D、跨阻25、随着微电子工艺水平提高,特征尺寸不断减小,这时电路得工作电压会（D）A、不断提高B、不变C、可大可小D、不断降低26、工作在饱与区得MOS管，可以被瞧作就是一个。
（B）A、恒压源B、电压控制电流源C、恒流源D、电流控制电压源27、模拟集成电路设计中得第一步就是。
（C）A、电路设计B、版图设计C、规格定义D、电路结构选择28、NMOS管中，如果VB变得更负，则耗尽层。
（C）A、不变B、变得更窄C、变得更宽D、几乎不变29、模拟集成电路设计中得最后一步就是。
（B）A、电路设计B、版图设计C、规格定义D、电路结构选择30、不能直接工作得共源极放大器就是（C ）共源极放大器。
A、电阻负载B、二极管连接负载C、电流源负载D、二极管与电流源并联负载31、采用二极管连接得CMOS，因漏极与栅极电势相同，这时晶体管总就是工作在。
（）邮祸滚勻魴鲁锰。
A、线性区B、饱与区C、截止区D、亚阈值区32、对于MOS管，当W/L保持不变时，MOS管得跨导随过驱动电压得变化就是。
（）A、单调增加B、单调减小C、开口向上得抛物线D、开口向下得抛物线33、对于MOS器件,器件如果进入三极管区(线性区), 跨导将。
（）Ａ、增加B、减少C、不变D、可能增加也可能减小34、采用PMOS二极管连接方式做负载得NMOS共源放大器，下面说法正确得就是。
（）A、 PMOS与NMOS都存在体效应，电压放大系数与NMOS与PMOS得宽长比有关。
B． PMOS与NMOS都存在体效应，电压放大系数与NMOS与PMOS得宽长比无关。
C、 PMOS与NMOS 不存在体效应，电压放大系数与NMOS与PMOS得宽长比无关。
D． PMOS与NMOS不存在体效应，电压放大系数与NMOS与PMOS得宽长比有关。
35、在W/L保持不变得情况下，跨导随过驱动电压与漏电流变化得关系就是（）A、跨导随过驱动电压增大而增大，跨导随漏电流增大而增大。
B、跨导随过驱动电压增大而增大，跨导随漏电流增大而减小。
C、跨导随过驱动电压增大而减小，跨导随漏电流增大而增大。
D、跨导随过驱动电压增大而减小，跨导随漏电流增大而减小。
36、与共源极放大器相比较, 共源共栅放大器得密勒效应要。
（）A、小得多B、相当C、大得多D、不确定37、MOSFETs得阈值电压具有温度特性。
（）A 、零B、负C、正D、可正可负。
38、在差分电路中, 可采用恒流源替换”长尾”电阻、这时要求替换”长尾”得恒流源得输出电阻。
（）A．越高越好B、越低越好C、没有要求D、可高可低39、MOS器件中，保持VDS不变，随着VGS得增加，MOS器件。
（）A、从饱与区——>线性区——>截止区B、从饱与区——>截止区——>线性区C、从截止区——>饱与区——>线性区D、从截止区——>线性区——>饱与区40、对于共源共栅放大电路, 如果考虑器件得衬底偏置效应, 则电压增益会（）A、增大B、不变C、减小D、可能增大也可能减小41、在当今得集成电路制造工艺中，工艺制造得IC在功耗方面具有最大得优势。
（）A、MOSB、CMOSC、BipolarD、BiCMOS42、保证沟道宽度不变得情况下，采用电流源负载得共源级为了提高电压增益，可以。
（）A、减小放大管得沟道长度，减小负载管得沟道长度；B、减小放大管得沟道长度，增加负载管得沟道长度；C、增加放大管得沟道长度，减小负载管得沟道长度；D、增加放大管得沟道长度，增加负载管得沟道长度。
43、随着微电子工艺水平提高,特征尺寸不断减小,这时电路得工作电压会。
（）A、不断提高B、不变C、可大可小D、不断降低44、NMOS管中，如果V B电压变得更负，则耗尽层。
（）A、不变B、变得更窄C、变得更宽D、几乎不变45、在CMOS差分输入级中, 下面得做法哪个对减小输入失调电压有利（）A、减小有源负载管得宽长比B、提高静态工作电流、C、减小差分对管得沟道长度与宽度D、提高器件得开启(阈值)电压二、简答题1.CMOS模拟集成电路中，PMOS管得衬底应该如何连接？为什么？（5分）解：在CMOS工艺中，由于PMOS管做在N型得“局部衬底”也就就是N阱里面，因此PMOS管得局部衬底接局部高电位。
2、什么就是N阱？（5分）解：CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，若衬底为P型，则PMOS管要做在一个N型得“局部衬底”上，这块与衬底掺杂类型相反得N型“局部衬底”叫做N阱。
3、解释什么叫沟道长度调制效应？（5分）解：MOS晶体管存在速度饱与效应。
器件工作时，当漏源电压增大时，实际得反型层沟道长度逐渐减小，即沟道长度就是漏源电压得函数，这一效应称为“沟道长度调制效应”4、何谓MOS管得跨导？写出NMOS管在不同工作区域中得跨导表达式。
（10分）解：漏电流得变化量除以栅源电压得变化量称之为跨导。
放大区：饱与区：截止区：电流为0无跨导5、IC设计常用软件有哪些？（10分）解：Cadence、Mentor Graphics与Synopsys6、CMOS模拟集成电路中，NMOS管得衬底应该如何连接？为什么？（5分）解：NMOS衬底接最低电位；目得就是为了让衬底PN结反偏，限制载流子只在沟道里流动。
7、简单说明模拟集成电路芯片一般得设计流程。
（5分）8、何谓MOS管得跨导？写出PMOS管在不同工作区域中得跨导表达式。
（10分）解：漏电流得变化量除以栅源电压得变化量称之为跨导。
放大区:gm=μp饱与区;截止区：电流为0无跨导9、以NMOS为例，忽略高阶效应，写出器件工作得三个状态得条件，并写出三个状态下得I-V特性方程，推导不同工作状态下得跨导表达式。
（10分）解：其各段工作情况为：当V GS-V TH<0 时，管子关断，处于微弱导通区，或者处于亚阈值区；当VGS -VTH>0 时，管子导通，此时，若VDS<VGS-VTH时，管子处于线性放大区，或者三角区，或者线性区；若VDS >VGS-VTH时，管子处于饱与区，漏电流基本保持不变。
线性区：饱与区：10、简单描述N阱CMOS工艺得主要流程步骤，画出N阱CMOS工艺下得CMOS 器件剖面示意图。
（10分）解：主要工艺流程步骤为：晶圆准备；杂质注入扩散；氧化；光刻；腐蚀；淀积；CMOS器件剖面示意图为：11、分析差分电路中器件不匹配对差分对性能所造成得影响。
（5分）12、给出下图电路中得Vout表达式。
（R1=R2） (5分)13、写出NMOS管构成得基本电流镜在忽略沟道长度调制情况下得输出电流outI与参考电流得关系式REFI。
(5分)I REFM1M2M3M4IoutVdd解： NMOS管构成得基本电流镜 I out/I ref=(w/l)2/(w/l)114、图(a)就是什么结构?图(b)忽略了沟道调制效应与体效应。
如果体效应不能忽略，请画出Vin与Vout得关系曲线，并出解释。