交叉存储器设计
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A15——A3 分别接到 8K×8 位 RAM 芯片的地址线；
A2A1A0 分别连到 74LS138 译码器的 C、B、A 端；
74LS138 译码器输出端分别接在 8 块 RAM 芯片的/CE 端；
8 块 RAM 芯片的 D7…D0 端通过数据线分别和 CPU 的 D7…D0 相接；
8 块 RAM 芯片的/OE 端分别接在 CPU 的/RD 线、/WE 分别和/WR 相连接；
…
WE
Dn
D0
G1 /Y7 /G2A /Y6 /G2B /Y5
/Y4 /Y3 C /Y2 B /Y1 A /Y0
RAM 存储器芯片
74LS138 译码器
（2）设计分析
要设计一个容量为 64KB、采用低位交叉编址的 8 体并行结构存储器，则每 个存储体容量应为 64KB/8 = 8KB，所以，应选择 8KB（213B）的 RAM 芯片，需要 芯片 8 块、地址线 13 根（A12-A0）、数据线 8 根（D7-D0），其中在片选信号的产 生时需要用到 74LS138 译码器。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000001 … 1 1 1 1 1 1 111111001 第 2 片：0002、000A、0012、…、FFFAH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000010 …
控制信号（高电平为访存，低电平为访 I/O），WR（低电平有效）为写命令，RD （低电平有效）为读命令。
要求：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。
画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地
址范围（用十六进制数表示）。
所需存储器芯片和 138 译码器如下图所示： Ai A0 … RAM CE
在上学期学过模拟电子技术和数字电子技术的基础上，本次课程设计中采 用的 74LS138 译码器是整个设计的关键，其片选信号通过逻辑电路的产生这方面 需要很强的课程基础，需要了解其工作原理。与之相对应，通过 74LS138 译码器， 所需 RAM 芯片接在不同的非门输出端表示不同的存储范围，这样使得 CPU 按照不
译码器的 G1 接到使能端+5V 电源处；
控制信号 M/IO（高电平为访存，低电平为访 I/O）通过非门连接到译码器的
/G2A 和/G2B 的使能端； ③ 最终 CPU 和存储器芯片连接图如下图所示：
CPU 和存储器芯片连接图
五、设计总结
交叉存储器是在基本存储器基础上产生的、具有并行运算和实现高速存储 的一种广泛应用的存储器，本次课程设计实验在课本知识的基础上做了相应的延 生，使得加深了对存储器部分的知识掌握，而且对存储器其他相应知识做了必要 的复习和强化，从而更好的将课本所学知识和实际动手能力相结合，达到了学以 致用的效果。
（3）设计实现
① 8 片 8K×8RAM 芯片对应的二进制编码
第 0 片：0000、0008、0010、…、FFF8H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000000 … 1 1 1 1 1 1 111111000 第 1 片：0001、0009、0011、…、FFF9H，即：
二、设计内容
本次研究性设计要求为：设计一个容量为 64KB 的采用低位交叉编址的 8 体 并行结构存储器。画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中 每个存储芯片的地址范围（用 十六进制数表示）。
三、设计要求
（1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯 片的选择、各个芯片的工作时序设计；
（2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电 路设计、控制信号线的设计、交叉存储的实现；
（3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、 数据、片选信号的关系、如何实现 1/8 存储器周期就能够读取一次数据。
四、设计方案
（1）总线和控制信号确定
设 CPU 共有 16 根地址线，8 根数据线，并用 M/IO 作为访问存储器或 I/O 的
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 Βιβλιοθήκη Baidu5 A4 A3 A2 A1 0 0 0 0 0 0 000000100 … 1 1 1 1 1 1 111111100 第 5 片：0005、000D、0015、…、FFFDH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000101 … 1 1 1 1 1 1 111111101 第 6 片：0006、000E、0016、…、FFFEH，即：
同的指令访问存储器，这次设计正是实现了提高计算机系统效率的一种有效方式 ——并行性，这样的设计可以极大地提高计算机的存取效率，也表明了在计算机 硬件方面不断追求高效和实效的存储模式。
通过这次课程设计，加深了对存储器章节的知识的掌握，而且在此技术上， 对于先前模拟电子技术和数字电子技术相关的知识有了更加全面和深刻的理解， 因而，在设计 CPU 和存储器的连接时，在存储范围确定后很容易的就可以在片选 信号和接线上完成要求，同时更加全面的掌握了译码电路设计、地址、数据和控 制电路设计的相关知识，从而达到了拓展知识面、提高分析问题和解决问题的能 力， 本 次 课 程 设 计 达 到 了 预 期 目 的 ， 希 望 今 后 还 能 接 触 到 次 类 设 计 实 践 ， 不断提升自身能力。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000110 … 1 1 1 1 1 1 111111110 第 7 片：0007、000F、0017、…、FFFFH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000111 … 1 1 1 1 1 1 111111111 ② 地址线和片选信号的分配和连接
计算机组成原理课程设计 多体交叉存储器
一、设计目的
（1）深入了解提高计算机系统效率的一种有效方式——并行性； （2）研究交叉存储器的设计原理和实现方式，采用并行性的设计思 想 ， 设 计 一个简易的采用低位交叉编址的并行结构存储器； （ 3）复 习 和 回 顾 译码电路设计、地址、数据和控制电路设计的相关知识； 展开研究性教学，拓展大家知识面，提高分析问题解决问题的能力； （4）培养大家独立思考和创新研究的能力，积极营造自主创新的良 好氛围；
在学习存储器这部分的时候，主要学习了主存储器、高速缓冲存储器和辅 助存储器，而主存储器和高速缓冲存储器是重点，在存储器和 CPU 连接部分是将 整个所学知识通过具体的电路和线路连起来实现具体功能。在所学基础上，对于 不同容量芯片的选择、地址线的连接确定、数据线的连接确定等需要按照实际情 况而定，而其中的接线方式中有时候又会涉及到子扩展和位扩展，相应的调整接 线的连接，因此，学好基础知识是十分关键而且必要的。
1 1 1 1 1 1 111111010 第 3 片：0003、000B、0013、…、FFFBH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000011 … 1 1 1 1 1 1 111111011 第 4 片：0004、000C、0014、…、FFFCH，即：
A2A1A0 分别连到 74LS138 译码器的 C、B、A 端；
74LS138 译码器输出端分别接在 8 块 RAM 芯片的/CE 端；
8 块 RAM 芯片的 D7…D0 端通过数据线分别和 CPU 的 D7…D0 相接；
8 块 RAM 芯片的/OE 端分别接在 CPU 的/RD 线、/WE 分别和/WR 相连接；
…
WE
Dn
D0
G1 /Y7 /G2A /Y6 /G2B /Y5
/Y4 /Y3 C /Y2 B /Y1 A /Y0
RAM 存储器芯片
74LS138 译码器
（2）设计分析
要设计一个容量为 64KB、采用低位交叉编址的 8 体并行结构存储器，则每 个存储体容量应为 64KB/8 = 8KB，所以，应选择 8KB（213B）的 RAM 芯片，需要 芯片 8 块、地址线 13 根（A12-A0）、数据线 8 根（D7-D0），其中在片选信号的产 生时需要用到 74LS138 译码器。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000001 … 1 1 1 1 1 1 111111001 第 2 片：0002、000A、0012、…、FFFAH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000010 …
控制信号（高电平为访存，低电平为访 I/O），WR（低电平有效）为写命令，RD （低电平有效）为读命令。
要求：设计一个容量为 64KB 的采用低位交叉编址的 8 体并行结构存储器。
画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地
址范围（用十六进制数表示）。
所需存储器芯片和 138 译码器如下图所示： Ai A0 … RAM CE
在上学期学过模拟电子技术和数字电子技术的基础上，本次课程设计中采 用的 74LS138 译码器是整个设计的关键，其片选信号通过逻辑电路的产生这方面 需要很强的课程基础，需要了解其工作原理。与之相对应，通过 74LS138 译码器， 所需 RAM 芯片接在不同的非门输出端表示不同的存储范围，这样使得 CPU 按照不
译码器的 G1 接到使能端+5V 电源处；
控制信号 M/IO（高电平为访存，低电平为访 I/O）通过非门连接到译码器的
/G2A 和/G2B 的使能端； ③ 最终 CPU 和存储器芯片连接图如下图所示：
CPU 和存储器芯片连接图
五、设计总结
交叉存储器是在基本存储器基础上产生的、具有并行运算和实现高速存储 的一种广泛应用的存储器，本次课程设计实验在课本知识的基础上做了相应的延 生，使得加深了对存储器部分的知识掌握，而且对存储器其他相应知识做了必要 的复习和强化，从而更好的将课本所学知识和实际动手能力相结合，达到了学以 致用的效果。
（3）设计实现
① 8 片 8K×8RAM 芯片对应的二进制编码
第 0 片：0000、0008、0010、…、FFF8H，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000000 … 1 1 1 1 1 1 111111000 第 1 片：0001、0009、0011、…、FFF9H，即：
二、设计内容
本次研究性设计要求为：设计一个容量为 64KB 的采用低位交叉编址的 8 体 并行结构存储器。画出 CPU 和存储芯片（芯片容量自定）的连接图，并写出图中 每个存储芯片的地址范围（用 十六进制数表示）。
三、设计要求
（1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯 片的选择、各个芯片的工作时序设计；
（2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电 路设计、控制信号线的设计、交叉存储的实现；
（3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、 数据、片选信号的关系、如何实现 1/8 存储器周期就能够读取一次数据。
四、设计方案
（1）总线和控制信号确定
设 CPU 共有 16 根地址线，8 根数据线，并用 M/IO 作为访问存储器或 I/O 的
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 Βιβλιοθήκη Baidu5 A4 A3 A2 A1 0 0 0 0 0 0 000000100 … 1 1 1 1 1 1 111111100 第 5 片：0005、000D、0015、…、FFFDH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000101 … 1 1 1 1 1 1 111111101 第 6 片：0006、000E、0016、…、FFFEH，即：
同的指令访问存储器，这次设计正是实现了提高计算机系统效率的一种有效方式 ——并行性，这样的设计可以极大地提高计算机的存取效率，也表明了在计算机 硬件方面不断追求高效和实效的存储模式。
通过这次课程设计，加深了对存储器章节的知识的掌握，而且在此技术上， 对于先前模拟电子技术和数字电子技术相关的知识有了更加全面和深刻的理解， 因而，在设计 CPU 和存储器的连接时，在存储范围确定后很容易的就可以在片选 信号和接线上完成要求，同时更加全面的掌握了译码电路设计、地址、数据和控 制电路设计的相关知识，从而达到了拓展知识面、提高分析问题和解决问题的能 力， 本 次 课 程 设 计 达 到 了 预 期 目 的 ， 希 望 今 后 还 能 接 触 到 次 类 设 计 实 践 ， 不断提升自身能力。
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000110 … 1 1 1 1 1 1 111111110 第 7 片：0007、000F、0017、…、FFFFH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000111 … 1 1 1 1 1 1 111111111 ② 地址线和片选信号的分配和连接
计算机组成原理课程设计 多体交叉存储器
一、设计目的
（1）深入了解提高计算机系统效率的一种有效方式——并行性； （2）研究交叉存储器的设计原理和实现方式，采用并行性的设计思 想 ， 设 计 一个简易的采用低位交叉编址的并行结构存储器； （ 3）复 习 和 回 顾 译码电路设计、地址、数据和控制电路设计的相关知识； 展开研究性教学，拓展大家知识面，提高分析问题解决问题的能力； （4）培养大家独立思考和创新研究的能力，积极营造自主创新的良 好氛围；
在学习存储器这部分的时候，主要学习了主存储器、高速缓冲存储器和辅 助存储器，而主存储器和高速缓冲存储器是重点，在存储器和 CPU 连接部分是将 整个所学知识通过具体的电路和线路连起来实现具体功能。在所学基础上，对于 不同容量芯片的选择、地址线的连接确定、数据线的连接确定等需要按照实际情 况而定，而其中的接线方式中有时候又会涉及到子扩展和位扩展，相应的调整接 线的连接，因此，学好基础知识是十分关键而且必要的。
1 1 1 1 1 1 111111010 第 3 片：0003、000B、0013、…、FFFBH，即：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 000000011 … 1 1 1 1 1 1 111111011 第 4 片：0004、000C、0014、…、FFFCH，即：