基于FPGA的CRC校验设计

《数字电路课程设计》实验报告题目：基于FPGA的CRC校验设计班级：学号：姓名：完成时间：实验地点：摘要在通信的过程中，由于外界干扰或者电路本身不稳定因素的影响，通信系统中不可避免的会产生噪声（如热噪声等），噪声有时候会严重影响信息的发送，造成信息发送失败。

因此在接收方确定自己是否接收到了正确的信息尤为重要。

本文就CRC校验这一校验方法利用FPGA进行模拟仿真，完成整个CRC校验的过程。

目录第一章实验任务与原理1.1实验任务1.2 实验原理第二章设计思路、方法及方案2.1设计思路2.2设计方法及方案第三章FPGA模块设计第四章系统调试及硬件检查第五章结束语附录程序源代码第一章 实验任务与原理1.1、 实验任务本实验设计完成一个完整的CRC 校验过程，其中包括发送端对原始数据生成、编码、按照RS-232的传输协议组帧、接收端对RS-232传输帧格式解析和解码过程。

1.2、 实验原理本次实验要完成整个CRC 校验过程，从产生数据到最后的校验完毕，因此实验原理共分为5个部分：数据源产生、CRC 编码、组帧、帧解析、CRC 校验。

图1 CRC 校验系统结构1、 CRC 校验介绍CRC （循环冗余校验码）是一种非常适于检错的信道编码。

由于其检错能力强，它对随机错误和突发错误都能以较低冗余度进行严格检验，且编码和译码检错电路的实现都相当简单，故在数据通信和移动通信中都得到了广泛的应用。

在数据通信与网络通信中，通常信息码元的数目k 相当大，由一千甚至数千数据位构成一帧，而后采用循环码的生成多项式产生r 位的校验位。

这时，信息码元和校验位构成的码字不一定是严格定义的循环码，而且主要是利用其误码检测特性进行错误检出，因此就可广泛采用CRC 码。

它是从循环码中分出的一类检错码。

循环码的已编码码字可被生成多项式g(x)整除。

收端可以利用这一特点进行检错，若接收码字不能被g(x)整除，则有错。

2、实验原理介绍任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’或‘1’的多项式一一对应，例如‘1010111’对应的多项式为6421x x x x ++++。

CRC 码集选择的原则：若设码字长度为N ，信息字段长度为K ，校验字段长度为R ，则N=K+R ；对于CRC 码集中的任一码字，存在且仅存在一个R 次多项式g(x)使得：()()()()()R V x A x g x x m x r x ==+其中m(x)为K 次信息多项式，r(x)为R-1次校验多项式，g(x)称为生成多项式。

V(x)为发送的信息加码字多项式。

2012()...R R g x g g x g x g x =++++发送方通过指定的g(x)产生CRC 码字，接收方则通过g(x)来验证CRC 码字，若传输码字多项式V(x)能除尽g(x)，则传输正确。

第二章 设计思路、方法及方案2.1设计思路本实验采用如错误！未找到引用源。

所示的结构实现CRC 的编解码。

使用CRC-CCITT 标准进行仿真，其生成多项式为：16125()1g x x x x =+++以此多项式为基础，通过MODELSIM 对CRC 校验进行仿真。

2.2、设计方法及方案为了完整仿真整个通信系统，实验将构造6大模块：数据源产生、CRC 编码、组帧、噪声、帧解析、CRC 校验。

1) 数据源的产生本次实验主要目的在于仿真CRC 校验的整体过程，因此在数据源产生处就选择了最为简单的64位全为1的输入方式。

2) CRC 编码本次实验使用CRC-CCITT 标准进行仿真，因此使用的生成多项式为16125()1g x x x x =+++因此在编码过程中计算余数时即用需要发送的信息除以生成多项式。

如图2所示，用16个锁存器与3个异或门即能完成除法操作。

可见，第1位，5位，12位，16位（与第一位重合）上有异或门。

在完成所有输入之后，16位锁存器中锁存的即为余数，在之后将其输出即可。

在编码发送上，可见如图3所示，由使能din_dv 控制64位输入，同时，在此操作的一个时钟之后（由于输入数据赋值于输出数据需要一个时钟），计数器开始计数80位的输出位并以此来控制dout_dv 的使能端，因此可见得到一个由din 与crc 连接在一起的输出dout 。

同时，设置一个清除信号clr,在当80位编码后信号输出的同时，清除信号置‘1’，清除触发器中的值。

图1 CRC 编码实现结构163647879dincrcdinclk din dout_dv cnt_en cnt dout clrdin_dv图3 CRC 编码时序图3) CRC 组帧如图4中frame 模块实现的是组帧功能，根据RS-232的组帧格式，在有效数据前加一比特起始位0，数据结束后加一比特停止位1，时序图如图5所示。

即在接收端需要判断编码后的80比特的输出信号何时到达接收端，因此在组帧的时候将数据前加一比特起始位0，在接收端即可判断此‘0’即可开始接收。

017980dindinclk din cnt_en cnt doutdin_dv 01图4 frame 模块端口时序4) 帧解析帧解析就是在接收端首先完成的操作，它根据发送端发送的数据，检测到有效数据并开始接收。

即在接收端，当检测到组帧时产生的信号‘0’以后，确定之后的信号为有效信号，开始接收，并且在计数器计数至80后，接收完毕。

也就是如图5所示，当检测到‘0’之后，data_dv 使能端有效开始接收信息并开始计数，在之后一个时钟dout_dv 使能端有效并开始向下一级输出接收到的信号，并在80位以后由计数器控制停止。

179dindinclk din data_dv cnt dout1dout_dv图5 receive 时序模块5) 噪声本次实验引入噪声只为验证CRC 校验的检错能力，因此并不需要特定地选取某些很特别的噪声，在此次实验中，加入噪声非常的简单，在接收端帧解析之后，即得到了80位的接收信号，此时对该信号任选几位将其与‘1’异或，其余位与‘0’异或（其原理为dout 与0异或仍为dout ，dout 与1异或为~dout ），因此即成功引入噪声。

dinerrorerror图5 引入噪声仿真模块6) CRC 校验CRC 校验采用多项式除法实现，在1.2节中提到公式：()()()()()R V x A x g x x m x r x ==+了解了前面几节可以了解到，编码阶段就是产生r(x)这个余式，然后将其拼接在64位信源后面，组成一个80位比特流，也就是上式中的V(x)。

因此在最后的CRC 校验部分，只需要检验接收到的信息是否能被g(x)整除也就能验证是否出现传输错误。

在这个基础上，将解帧得到的80位比特流输入如图2的CRC 编码结构，也就相当于完成了一次多项式除法，因此只需要得到的16个D 触发器中的值全为0，即能证明传输中没有出现错误。

第三章 FPGA 模块设计本章将简单介绍部分需要注意的事项。

数据源模块在2.3.1中提到的数据源模块，只需在testbench 中编写生成一个64比特的全1信号及其相应的使能。

使能长度由计数器控制。

编码模块、解码模块 在2.3.2、2.3.6中提到的编码模块，在编写过程中需要注意编码同样需要计数器控制，同时编码模块中在输出处需由使能控制是输出原输入还是输出D 触发器上的输出。

组帧模块、帧解析模块在2.3.3、2.3.4中提到的组帧模块、帧解析模块，在编写过程中同样要注意到计数器控制使能及CRC-CCITT 中的标准。

噪声加入模块、解码模块在2.3.5中提到的噪声模块注意异或门的使用。

主程序主程序用于连接前面所有模块，只需注意各个端口对接正确。

第三章系统调试及硬件检查用MODELSIM软件对CRC校验进行仿真。

仿真结果如图6以及图7。

4.1、输入、编码、组帧及帧解析仿真图如图6所示，din输入全为1，而由使能din_en控制那64位输入有效，之后输入编码模块，在编码模块输出后，可见图中的bianma/dout。

此时已经将余式求出并组合在输入信号之后，得到如图波形。

而图中frame_dout 为组帧输出，可见此时的信号在最前端有一个小凹槽，即为组帧时的信号‘0’，用于最后解帧判断使用。

而图中receive_dout则延时一个时钟输出了帧解析后的信号。

图64.2、解码仿真图图7如图7所示，解码仿真图如图，在解码输入帧解析的信号之后，解码得到了全‘0’的16位比特流，因此在jiema/error输出为0，表示没有错误。

第五章结束语总的来看，本次实验的主要难点在于原理的理解和实现上，在程序编写过程却遇到了很多困难。

同时，由于自己的粗心大意，在编写过程中犯了很多低级错误。

甚至于发生了由于变量名称写错导致整个project无法编译的情况。

不管怎么说，最后完成这一实验，我感到非常的欣慰。

通过这次设计，我更加理解了结构级语言和模块化设计对整个工程带来的便利。

并对FPGA 在工程应用中的作用有了进一步的了解。

特别是利用FPGA进行仿真，还是第一次见到。

最后，感谢在实验过程中给予我许多帮助的老师和同学们。

附录程序源代码------------------------------------------------------------------------------------ Company:-- Engineer:---- Create Date: 15:54:06 06/04/2011-- Design Name:-- Module Name: raycrc - Behavioral-- Project Name:-- Target Devices:-- Tool versions:-- Description:---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:------------------------------------------------------------------------------------library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity raycrc isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;dout : out STD_LOGIC;dout_en : out STD_LOGIC);end raycrc;architecture Behavioral of raycrc issignal count:STD_LOGIC_VECTOR(6 DOWNTO 0); signal count_en:STD_LOGIC;signal d:STD_LOGIC_VECTOR(15 DOWNTO 0); signal clr:STD_LOGIC;begin-------------计数器 80位计数-------- process(reset,clk)beginif reset = '1' thencount <= (others => '0');elsif (clk'event and clk = '1')thenif count_en = '1' thenif count = "1001111" thencount <= (others => '0');elsecount <= count + '1';end if;end if;end if;end process;------------使能控制------------process(clk,reset)beginif reset = '1' thencount_en <= '0';elsif(clk'event and clk = '1')thenif en = '1' thenif din_en = '1' thencount_en <= '1';elsif count = "1001111" thencount_en <= '0';end if;end if;end if;end process;------------清零操作-----------process(clk,reset)beginif reset = '1' thenclr <='0';elsif clk'event and clk = '1' thenif en = '1' thenif count = "1001110" thenclr <= '1';elsif count = "1001111" thenclr <= '0';end if;end if;end if;end process;------------输出------------process(clk,reset)beginif reset = '1' thendout <= '0';elsif (clk'event and clk = '1') thenif en = '1' thenif din_en = '1' thendout <= din;elsedout <= d(15);end if ;end if;end if;end process;------------使能输出----------process(clk,reset)beginif reset = '1' thendout_en <= '0';elsif (clk'event and clk = '1') then if en = '1' thenif din_en = '1' thendout_en <= '1';elsif count = "1001111" thendout_en <= '0';end if;end if;end if;end process;-------------CRC编码----------process(clk,reset,clr)beginif reset = '1' or clr = '1' thend <= (others => '0');elsif (clk'event and clk = '1') thenif en = '1' thenif din_en = '1' thend(0) <= din xor d(15);d(1) <= d(0);d(2) <= d(1);d(3) <= d(2);d(4) <= d(3);d(5) <= d(4) xor (d(15) xor din);d(6) <= d(5);d(7) <= d(6);d(8) <= d(7);d(9) <= d(8);d(10) <= d(9);d(11) <= d(10);d(12) <= d(11) xor d(15) xor din;d(13) <= d(12);d(14) <= d(13);d(15) <= d(14);elsed(0) <= d(15);d(1) <= d(0);d(2) <= d(1);d(3) <= d(2);d(4) <= d(3);d(5) <= d(4);d(6) <= d(5);d(7) <= d(6);d(8) <= d(7);d(9) <= d(8);d(10) <= d(9);d(11) <= d(10);d(12) <= d(11);d(13) <= d(12);d(14) <= d(13);d(15) <= d(14);end if;end if;end if;end process;end Behavioral;---------------------------------------------------------------------------------- -- Company:-- Engineer:---- Create Date: 20:40:49 06/04/2011-- Design Name:-- Module Name: raycrcjm - Behavioral-- Project Name:-- Target Devices:-- Tool versions:-- Description:---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:------------------------------------------------------------------------------------ library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity raycrcjm isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;error : out STD_LOGIC);end raycrcjm;architecture Behavioral of raycrcjm issignal count:STD_LOGIC_VECTOR(6 DOWNTO 0);signal count_en:STD_LOGIC;signal clr:STD_LOGIC;signal d:STD_LOGIC_VECTOR(15 DOWNTO 0);begin-----------位数计数-------------process(clk,reset)beginif reset = '1' thencount <= (others => '0');elsif (clk'event and clk = '1') thenif count_en = '1' thenif count = "1010000" thencount <=(others => '0');elsecount <= count + '1';end if;end if;end if;end process;---------使能---------------process(clk,reset)beginif reset = '1' thencount_en <= '0';elsif (clk'event and clk = '1')thenif en = '1' thenif din_en = '1' thencount_en <= '1';elsif count = "1010000" thencount_en <= '0';end if;end if;end if;end process;---------清零-------------process(clk,reset)beginif reset = '1' thenclr <= '0';elsif (clk'event and clk = '1')thenif en = '1' thenif count = "1001111" thenclr <= '1';elsif count = "1010000" thenclr <= '0';end if;end if;end if;end process;---------编码---------process(clk,reset,clr)beginif reset = '1' or clr = '1' thend <= (others => '0');elsif (clk'event and clk = '1') thenif en = '1' thenif din_en = '1' thend(0) <= din xor d(15);d(1) <= d(0);d(2) <= d(1);d(3) <= d(2);d(4) <= d(3);d(5) <= d(4) xor (d(15) xor din);d(6) <= d(5);d(7) <= d(6);d(8) <= d(7);d(9) <= d(8);d(10) <= d(9);d(11) <= d(10);d(12) <= d(11) xor d(15) xor din;d(13) <= d(12);d(14) <= d(13);d(15) <= d(14);elsed(0) <= d(15);d(1) <= d(0);d(2) <= d(1);d(3) <= d(2);d(4) <= d(3);d(5) <= d(4);d(6) <= d(5);d(7) <= d(6);d(8) <= d(7);d(9) <= d(8);d(10) <= d(9);d(11) <= d(10);d(12) <= d(11);d(13) <= d(12);d(14) <= d(13);d(15) <= d(14);end if;end if;end if;end process;----------检验-----------process(clk,reset)beginif reset = '1' thenerror <= '0';elsif (clk'event and clk = '1') thenif en = '1' thenif count = "1001111" thenif d = "0000000000000000" thenerror <= '0';else error <= '1';end if;end if;end if;end if;end process;end Behavioral;---------------------------------------------------------------------------------- -- Company:-- Engineer:---- Create Date: 20:42:27 06/04/2011-- Design Name:-- Module Name: raycrcjx - Behavioral-- Project Name:-- Target Devices:-- Tool versions:-- Description:---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:------------------------------------------------------------------------------------ library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity raycrcjx isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;dout_en : out STD_LOGIC;dout : out STD_LOGIC);end raycrcjx;architecture Behavioral of raycrcjx is signal data_en:STD_LOGIC;signal count:STD_LOGIC_VECTOR(6 DOWNTO 0);begin----------使能---------------process(clk,reset)beginif reset = '1' thendata_en <= '0';elsif (clk'event and clk = '1') thenif en = '1' thenif count = "1001111" thendata_en <= '0';elsif din = '0' thendata_en <= '1';end if;end if;end if;end process;-----------计数-----------process(clk,reset)beginif reset = '1' thencount <= (others => '0');elsif (clk'event and clk = '1') thenif en = '1' thenif data_en = '1' thenif count = "1001111" thencount <= (others => '0');elsecount <= count + '1';end if;end if;end if;end if;end process;------------输出-----------process(clk,reset)beginif reset = '1' thendout <= '0';dout_en <= data_en;elsif (clk'event and clk = '1') thendout <= din;dout_en <= data_en;end if;end process;end Behavioral;---------------------------------------------------------------------------------- -- Company:-- Engineer:---- Create Date: 20:28:52 06/04/2011-- Design Name:-- Module Name: raycrczhu - Behavioral-- Project Name:-- Target Devices:-- Tool versions:-- Description:---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:------------------------------------------------------------------------------------ library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity raycrczhu isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;error : out STD_LOGIC);end raycrczhu;architecture Behavioral of raycrczhu isCOMPONENT raycrcPORT(clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;dout : out STD_LOGIC;dout_en : out STD_LOGIC);END COMPONENT;COMPONENT raycrcjxPORT (clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;dout_en : out STD_LOGIC;dout : out STD_LOGIC);END COMPONENT;COMPONENT raycrczzPORT (clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;dout : out STD_LOGIC);END COMPONENT;COMPONENT raycrcjmPORT (clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;error : out STD_LOGIC);END COMPONENT;signal CRC16_rx_dout:STD_LOGIC;signal CRC16_rx_dout_en:STD_LOGIC; signal frame_dout:STD_LOGIC;signal recieve_dout:STD_LOGIC;signal recieve_dout_en:STD_LOGIC;beginbianma:raycrcPORT MAP(clk => clk,reset => reset,en => en,din => din,din_en => din_en,dout => CRC16_rx_dout,dout_en => CRC16_rx_dout_en);zuzhen:raycrczzPORT MAP(clk => clk,reset => reset,en => en,din => CRC16_rx_dout,din_en => CRC16_rx_dout_en,dout =>frame_dout);zhenjiexi:raycrcjxPORT MAP(clk => clk,reset => reset,en => en,din => frame_dout,dout => recieve_dout,dout_en => recieve_dout_en);jiema:raycrcjmPORT MAP(clk => clk,reset => reset,en => en,din => recieve_dout,din_en => recieve_dout_en,error => error);end Behavioral;---------------------------------------------------------------------------------- -- Company:-- Engineer:---- Create Date: 18:05:46 06/04/2011-- Design Name:-- Module Name: raycrczz - Behavioral-- Project Name:-- Target Devices:-- Tool versions:-- Description:---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:------------------------------------------------------------------------------------ library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity raycrczz isPort ( clk : in STD_LOGIC;reset : in STD_LOGIC;en : in STD_LOGIC;din : in STD_LOGIC;din_en : in STD_LOGIC;dout : out STD_LOGIC);end raycrczz;architecture Behavioral of raycrczz issignal count_en:STD_LOGIC;signal din_in:STD_LOGIC;signal din_en_in:STD_LOGIC;signal count:STD_LOGIC_VECTOR(6 DOWNTO 0);begin-----------输入----------------process(clk,reset)beginif reset = '1' thendin_in <= '0';din_en_in <= '0';elsif (clk'event and clk = '1') thenif en = '1' thendin_in <= din;din_en_in <= din_en;end if;end if;end process;----------使能------------process(clk,reset)beginif reset = '1' thencount_en <= '0';elsif (clk'event and clk = '1') thenif en = '1' thenif din_en = '1' thencount_en <= '1';elsif count = "1010000" thencount_en <= '0';end if;end if;end if;end process;------------位数计数---------process(clk,reset)beginif reset = '1' thencount <= (others => '0');elsif (clk'event and clk = '1') thenif en='1' thenif count_en = '1' thenif count = "1010000" thencount <= (others => '0');elsecount <= count + '1';end if;end if;end if;end if;end process;-------------输出------------process(clk,reset)beginif reset = '1' thendout <= '1';elsif(clk'event and clk = '1') thenif en = '1' thenif din_en_in = '1' thendout <= din_in;elsif din_en = '1' thendout <= '0';else dout <= '1';end if;end if;end if;end process;end Behavioral;-------------------------------------------------------------------------------- -- Company:-- Engineer:---- Create Date: 22:05:28 06/04/2011-- Design Name:-- Module Name: D:/VHDL /tb.vhd-- Project Name: raycrc-- Target Device:-- Tool versions:-- Description:---- VHDL Test Bench Created by ISE for module: raycrczhu---- Dependencies:---- Revision:-- Revision 0.01 - File Created-- Additional Comments:---- Notes:-- This testbench has been automatically generated using types std_logic and-- std_logic_vector for the ports of the unit under test. Xilinx recommends-- that these types always be used for the top-level I/O of a design in order-- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.-------------------------------------------------------------------------------- LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;ENTITY tbcrc1 ISEND tbcrc1;ARCHITECTURE behavior OF tbcrc1 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT raycrczhuPORT(clk : IN std_logic;reset : IN std_logic;en : IN std_logic;din : IN std_logic;din_en : IN std_logic;error : OUT std_logic);END COMPONENT;--Inputssignal clk : std_logic := '0';signal reset : std_logic := '0';signal en : std_logic := '0';signal din : std_logic := '1';signal din_en : std_logic := '0';--Outputssignal error : std_logic;-- Clock period definitionsconstant clk_period : time := 1us;BEGIN-- Instantiate the Unit Under Test (UUT) uut: raycrczhu PORT MAP (clk => clk,reset => reset,en => en,din => din,din_en => din_en,error => error);-- Clock process definitionsclk_process :processbeginclk <= '0';wait for clk_period/2;clk <= '1';wait for clk_period/2;end process;-- Stimulus processstim_proc: processbegin--rst<='0';--wait for clk_period*5;en<='1';reset<='1';din_en<='0';wait for clk_period*5.5;reset<='0';en<='1';--------------------------------din_en <='1';wait for clk_period*64;din_en <='0';wait;--wait for clk_period*64 ;end process;--din_dv_r<=denin_dv;END;。