第七章 时序逻辑电路题库
第七章 常用时序逻辑功能器件典型例题
第七章常用时序逻辑功能器件典型例题分析例1：选择题1. 用三个D 触发器组成的扭环计数器有效循环状态数为（ ）。
A. 3 B. 6 C. 82. 用4级触发器组成十进制计数器，其无效状态个数为（ ）。
A. 不能确定 B. 10个 C. 8个 D. 6个3. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ）。
A. 二进制计数器B. 十进制计数器C. 移位寄存器答案 1. B 2. D 3. B例2：用集成计数器芯片74LS193分别构成模9加法计数器和模13减法计数器。
74LS193逻辑符号如下图所示。
图中C O 是加法进位输出端，且D P A B C D C Q C Q Q Q Q O ;+=是借位输出端，且_CP A Q B Q C Q D Q D O =。
74LS193的功能表如下表所示。
表 74LS193功能表解：（1）构成模9加法计数器。
因为计数器模N=9，所以预置状态号M=15-N=15-9=6，故预置数据DCBA=0110，且加法进位输出端C O 与D L 连接，其它输入端接上相应的信号。
电路连接图如下图所示。
74LS193构成的模9加法计数器（2）构成模13减法计数器。
因为构成的是减法计数器，所以预置状态M=N=13，故预置数据DCBA=1101，且减法借位输出端D O 与D L 连接，其它输入端接上相应的信号。
连接图如下图所示。
74LS193构成的模13减法计数器例3：集成计数器芯片74LS161的逻辑符号如下图所示，图中O C 是加法进位输出端，且。
74LS161的功能表如下表所示。
要求：T Q Q Q Q O A B C D C=74LS161逻辑符号（1）用74LS161构成模9加法计数器； （2）用74LS161构成模153加法计数器。
表 74LS161的功能表1 11 11 1ϕ ϕ ϕ ϕ保保计持持数解：（1）构成模9加法计数器。
因为预置状态号M=16-N =16-9=7，所以预置数据DCBA =0111，且进位输出端O C 经过倒相器送D L 输入端。
时序逻辑电路练习答案
时序逻辑电路练习参考答案一、填空题1、时钟脉冲控制 同 异 异 时钟脉冲控制 同一时刻2、逻辑电路 输入 输出 功能 分析3、二进制 二进制 二进制 同步 异步 加减 加 减 可逆4、十进制 四 84215、莫尔 米莱6、驱动 输出 次态 异 时钟脉冲7、无效 有效循环体 无效 自启动 8、分频 控制 测量 三 6 2 9、数码 移位 双向 4 8 10、寄存 触发 触发 寄存 触发 11、TTL 左移和右移 保持数据 清除数据 12、回差 整形 变换 单 单 暂稳 稳 单稳 稳 暂稳 稳 13、预置 清零二、判断题对 对 错 错 错 对 错 对 错 对三、选择题BCACB DBACC四、简述题1、答：同步时序逻辑电路的各位触发器是由同一个时钟脉冲控制的；异步时序逻辑电路的各位触发器的时钟脉冲控制端各不相同，状态发生变化的时间通常也不相同。
2、答：移位寄存器除寄存数据外，还能将数据在寄存器内移位，因此钟控的RS 触发器不能用做这类寄存器，因为它具有“空翻”问题，若用于移位寄存器中，很可能造成一个CP 脉冲下多次移位现象。
用作移位寄存器的触发器只能是克服了“空翻”现象的边沿触发器。
3、答：所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。
4、答：施密特触发器的显著特征有两个：一是输出电压随输入电压变化的曲线不是单值的，具有回差特性；二是电路状态转换时，输出电压具有陡峭的跳变沿。
利用施密特触发器的上述两个特点，可对电路中的输入电信号进行波形整形、波形变换、幅度鉴别及脉冲展宽等。
五、分析题1、2、解：分析：（1）电路为同步的米莱型时序逻辑电路；（2）各触发器的驱动方程：J 1=D K 1 J 2=Q 1n K 2 J 3=Q 1n K 3各触发器的次态方程：n n D Q =+11 n n Q Q 112=+ n n Q Q 213=+3、解：状态转换关系为：101→010→011→000→100→001→110。
时序逻辑电路课后习题答案
时序逻辑电路课后习题答案时序逻辑电路课后习题答案时序逻辑电路是数字电路中的一种重要类型，它在数字系统中起到了关键的作用。
通过时序逻辑电路，我们可以实现各种复杂的功能，例如计数器、寄存器、状态机等。
然而，在学习过程中，我们常常会遇到一些难题，下面我将为大家提供一些常见时序逻辑电路习题的答案，希望能够对大家的学习有所帮助。
1. 设计一个4位二进制计数器，要求计数范围为0-9，采用时序逻辑电路实现。
答案：这是一个常见的计数器设计问题。
我们可以使用四个触发器构成一个4位二进制计数器。
每个触发器的输出作为下一个触发器的时钟输入，形成级联结构。
每当计数器的值达到9时，我们需要将其清零，即将四个触发器的输入端都置为0。
这样，当计数器的值达到9时，下一个时钟脉冲到来时，触发器的输出将变为0，实现了计数器的循环。
2. 设计一个状态机，实现一个简单的交通信号灯系统。
红灯亮20秒，绿灯亮30秒，黄灯亮5秒，然后再次循环。
答案：这是一个典型的状态机设计问题。
我们可以使用两个触发器来实现该状态机。
首先，我们需要定义三个状态：红灯状态、绿灯状态和黄灯状态。
然后，我们可以使用一个计数器来计时。
当计时达到20秒时，状态机切换到绿灯状态；当计时达到50秒时，状态机切换到黄灯状态；当计时达到55秒时，状态机切换到红灯状态。
然后，状态机重新开始计时，循环执行上述过程。
3. 设计一个电梯控制系统，实现电梯的上升和下降功能，并能够响应乘客的楼层请求。
答案：电梯控制系统是一个较为复杂的时序逻辑电路设计问题。
我们可以使用一个状态机来实现该系统。
首先，我们需要定义电梯的各个状态，例如静止状态、上升状态和下降状态。
然后，我们可以使用一个计时器来计时，以确定电梯的运行时间。
当电梯处于静止状态时，它可以响应乘客的楼层请求，并根据请求的楼层决定是上升还是下降。
当电梯到达目标楼层时，它会停止运行并等待下一个请求。
当电梯处于上升或下降状态时，它会根据当前楼层和目标楼层的差值来确定运行方向，并在到达目标楼层后停止运行。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
时序逻辑电路练习及答案(2)
时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。
2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。
3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。
4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。
5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。
6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。
二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。
2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。
3、即使电源关闭，移位寄存器中的内容也可以保持下去。
4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。
5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。
A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。
A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。
2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
时序逻辑电路 练习题
时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。
本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。
一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。
2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。
2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。
请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。
当输入信号含有特定模式时，输出信号为高电平。
2. 使用时序逻辑电路设计一个简单的交通灯控制系统。
要求在不同
的时间段内，输出不同颜色的信号。
四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。
2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。
通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路例题及解析过程
时序逻辑电路例题及解析过程下面以一个简单的时序逻辑电路例题来进行解析：题目：设计一个时序逻辑电路，该电路具有两个输入信号A和B，一个输出信号Y。
当输入信号A的值为1持续1个时钟周期，并且在此期间B的值为0时，输出信号Y才为1，否则输出信号Y为0。
解析过程如下：1.首先，我们了解到输入信号A需要保持1个时钟周期，因此需要一个时钟信号作为输入。
2.我们需要一个计数器来计算时钟的周期数。
假设我们使用一个4位计数器，可以计数0到153.由于题目要求输入信号A的值需为1持续1个时钟周期，因此我们可以使用计数器的其中一位（假设为最高位）作为输入A。
当最高位为1时，表示1个时钟周期已经过去。
4.同时，我们需要判断输入信号B的值是否为0。
我们可以使用一个2输入与门来实现。
将A和B连接到与门的输入端，当A为1且B为0时，与门的输出为15.最后，我们需要将与门的输出作为输出信号Y。
如果与门的输出为1，则表示满足题目要求，Y为1；否则Y为0。
综上所述，这个时序逻辑电路可以由一个时钟信号、一个计数器、一个输入与门和一个输出门组成。
值得注意的是，以上只是一个简单的例题，实际设计中可能还需要考虑到多个输入信号的组合和时序要求的复杂度。
此外，时序逻辑电路中的存储器也可以根据需要进行选择和设计。
总结起来，时序逻辑电路是一种根据时序要求对输入信号进行处理和存储的电路。
在实际设计中，需要根据具体要求选择合适的计数器、逻辑门和存储器等组件来完成设计。
通过理解电路的工作原理和特点，我们可以更好地进行时序逻辑电路的设计和应用。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
第七章 几种常用的时序逻辑电路试题及答案
第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q J Q K Q +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q T Q T Q +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
时序逻辑电路习题解答
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
时序逻辑电路练习题
时序逻辑电路练习题-CAL-FENGHAI.-(YICAI)-Company One1一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。
16. 在各种寄存器中，存放 N 位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
《时序逻辑电路》练习题及答案
《时序逻辑电路》练习题及答案[6.1] 分析图 P6-1 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图 P6-1[解 ]驱动方程：J1K 1Q3，状态方程：Q1n 1Q3n Q1n Q3n Q1n Q3n Q1n；J 2K 2Q1，Q2n 1Q1n Q2n Q1n Q 2n Q2n Q1n；J 3Q1Q2， K 3Q3 ，Q3n 1Q3n Q 2n Q1n；输出方程：YQ3由状态方程可得状态转换表，如表 6-1 所示；由状态转换表可得状态转换图，如图 A6-1所示。
电路可以自启动。
表 6-1Q3n Q2n Q1n Q3n 1Q2n 1Q1n 1 Y Q3n Q2n Q1n Q3n 1Q2n 1Q1n 1 Y00000101000001001010010101110100110110010101110001110011图 A6-1电路的逻辑功能：是一个五进制计数器，计数顺序是从0到 4循环。
[6.2]试分析图P6-2 时序电路的逻辑功能画出电路的状态转换图。
A 为输入逻辑变量。
,写出电路的驱动方程、状态方程和输出方程，图 P6-2 [解 ]驱动方程：D1AQ2 ，D2 AQ1Q 2状态方程： Q1n 1AQ2n，Q2n 1AQ1n Q2n A(Q2n Q1n )输出方程：YAQ1 Q2表 6-2由状态方程可得状态转换表，如表6-2 所示；由状态转换表AQ2n Q1n Q2n 1Q1n 1Y可得状态转换图，如图 A6-2所示。
电路的逻辑功能是：判断 A 是否连续输入四个和四个以上“1”000010信号，是则 Y=1 ，否则 Y=0 。
001100010110011001100111111100110010图 A6-2101000[6.3] 试分析图 P6-3 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
数字电子技术知到章节答案智慧树2023年沈阳农业大学
数字电子技术知到章节测试答案智慧树2023年最新沈阳农业大学绪论单元测试1.数字电路研究输入输出的逻辑关系，因此具有逻辑运算能力。
参考答案:对2.数字电路中，三极管工作在放大状态。
参考答案:错3.数字电路的工作信号为数字信号。
参考答案:对4.正弦波是数字信号。
参考答案:错5.电子信号可分为模拟信号和数字信号两种形式。
参考答案:对第一章测试1.下面关于数字信号描述错误的是（）参考答案:数字信号是在时间和数值上连续变化的信号。
2.二进制数只有两个代码：0和1，因此二进制1+1=（）参考答案:103.以下代码中为相邻两组码只有一位代码有差异的是（）。
参考答案:格雷码4.十进制数56转换成二进制等于（）。
参考答案:1110005.逻辑运算（）。
参考答案:6.下列异或运算表示式中，正确的表示式是（）。
参考答案:0⊕1=17.设A、B均为逻辑变量，则下列逻辑关系正确的是（）参考答案:8.4个逻辑变量A、B、C、D组成的最小项的编号是（）。
参考答案:m119.使逻辑函数为1的变量取值是( )。
参考答案:01110.具有约束的逻辑函数化简时遵循的原则之一，每个圈中至少含一个新的（）。
参考答案:最小项11.用公式法化简逻辑函数参考答案:null12.用卡诺图法化简带有约束项的逻辑函数（请注意：该题作答需要上传附件，限制50M以内）参考答案:null13.用卡诺图法化简带有约束项的逻辑函数(请注意：该题作答需要上传附件，限制50M以内）参考答案:null第二章测试1.数字电路正逻辑的规定是（）参考答案:用0表示低电平，用1表示高电平。
2.二极管具有单向导电性，其死区电压和导通压降（又称钳位压降）分别是（）。
参考答案:0.5V，0.7V3.关于三极管的特性描述，下面错误的是（）。
参考答案:当输入低电平，三极管T截止，C和E相当于开关断开；当输入高电平，三极管T放大，C和E相当于开关接通。
4.MOS管分为P沟道和N沟道MOS管，P沟道MOS管相当于NPN型晶体三极管，N沟道MOS管相当于PNP型晶体三极管，下面描述正确的是（）。
时序逻辑电路 练习题
时序逻辑电路练习题时序逻辑电路练习题时序逻辑电路是数字电路中的一种重要设计方式，它能够根据输入信号的变化和特定的时钟信号来产生输出信号。
在实际应用中，时序逻辑电路被广泛应用于计算机、通信设备、控制系统等领域。
为了更好地理解和掌握时序逻辑电路的设计原理和方法，下面将给出一些练习题供大家练习和思考。
1. 请设计一个基于D触发器的时序逻辑电路，实现一个2位二进制计数器。
要求计数器能够按照顺序输出0、1、2、3、0、1、2、3...的序列。
2. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；其他情况下，Y保持不变。
请设计该时序逻辑电路的逻辑电路图。
3. 一个时序逻辑电路有两个输入信号A和B，一个输出信号Y。
当A=1且B=0时，Y=1；当A=0且B=1时，Y=0；其他情况下，Y保持不变。
请使用JK触发器设计该时序逻辑电路的逻辑电路图。
4. 设计一个时序逻辑电路，实现一个3位二进制计数器。
要求计数器能够按照顺序输出000、001、010、011、100、101、110、111、000...的序列。
5. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y保持不变；其他情况下，Y取反。
请设计该时序逻辑电路的逻辑电路图。
6. 设计一个时序逻辑电路，实现一个4位二进制计数器。
要求计数器能够按照顺序输出0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111、0000...的序列。
7. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y=1；其他情况下，Y=0。
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1.JK触发器可完成：保持、置0、置1、翻转四种功能。
（对）2、JK触发器只有置0、置1两种功能。
（错）3、JK触发器只有保持、翻转两种功能。
（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。
（错）5、RS触发器没有不确定的输出状态。
（错）6、RS触发器有不确定的输出状态。
（对）7、仅具有保持和翻转功能的触发器是RS触发器。
（错）8、仅具有保持和翻转功能的触发器是T触发器。
（对）9、仅具有保持和翻转功能的触发器是T’触发器。
（错）10、仅具有翻转功能的触发器是T’触发器。
（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。
（错）19、基本RS触发器要受时钟脉冲的控制。
（错）20、Qn+1表示触发器原来所处的状态，即现态。
（错）21、Qn表示触发器原来所处的状态，即现态。
（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。
（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。
（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。
（错）25、JK触发器能够克服RS触发器存在的缺点。
（对）26、寄存器具有记忆功能，可用于暂存数据。
（对）27、74LS194可执行左移、右移、保持等几种功能。
（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。
（错）29、可逆计数器既能作加法计数，又能作减法计数。
（对）30、 计数器计数前不需要先清零。
（错） 31、 计数器只能用于计数的场合。
（错） 32、 74LS190只能进行十进制加法计数。
（错）33、 触发器的两个输出端分别表示触发器的两种不同的状态。
（对）34、在门电路的基础上组成的触发器，输入信号对触发器状态的影响随输入信号的消失而消失。
（错）35、 JK 触发器是在RS 触发器的基础上进行改进消除了不允许状态。
（对） 36、 D 触发器是通过改进T 触发器得到的。
（错）37、 JK 触发器是功能最齐全的触发器，应用最为广泛。
（对） 38、 时序逻辑电路的主要特点是具有记忆功能。
（对）39、 时序逻辑电路的主要特点是具有速度快和纠错的功能。
（错） 40、 寄存器可分为数码寄存器和移位寄存器。
（对41、 为保证数据的准确性，移位寄存器在输入数码前一般先清零。
（对）42、 计数器是一种只能计十进制数的电路。
（错）43、 时序电路中可以没有组合电路，但不能没有触发器。
（对） 44、 主从RS 触发器在CP=1期间，R 、S 之间不存在约束。
（错） 45、 计数器除了能对输入脉冲进行计数，还能作为分频器用。
（对） 46、仅具有 “置0” “置1” 功能的触发器叫（ C ）A ．JK 触发器B ．RS 触发器C ．D 触发器 D ．T 触发器 48、仅具有 “保持” “翻转” 功能的触发器叫（ D ） A ．JK 触发器 B ．RS 触发器 C ．D 触发器 D ．T 触发器49、仅具有 “翻转” 功能的触发器叫（ C ） A ．JK 触发器 B ．RS 触发器 C ．T ’触发器 D ．T 触发器50、为避免一次翻转现象，应采用（ B ）的触发器。
A ．主从触发 B ．边沿触发 C ．电平触发51、由与非门组成的RS 触发器不允许输入的变量组合为（ A ）。
A ．00 B ． 01 C ．10 D ．1152、双稳态触发器的类型有（ D ）。
A ．基本RS 触发器 B ．同步RS 触发器R SC.主从式触发器 D．前三种都有53、存在空翻问题的触发器是（B）。
A．D触发器 B．同步RS触发器 C．主从JK触发器54、某J-K触发器，每来一个时钟脉冲就翻转一次，则其J.K端的状态应为( D )。
A．J=1,K=0 B．J=0,K=1C.J=0,K=0 D．J=1,K=155、某J-K触发器，每来一个时钟脉冲输出仍然不变，则其J.K端的状态应为( C )。
A．J=1,K=0 B．J=0,K=1C.J=0,K=0 D．J=1,K=156、某J-K触发器，每来一个时钟脉冲输出一直是0，则其J.K端的状态应为( B )。
A．J=1,K=0 B．J=0,K=1C.J=0,K=0 D．J=1,K=157、某J-K触发器，每来一个时钟脉冲输出一直是1，则其J.K端的状态应为( A )。
A．J=1,K=0 B．J=0,K=1C.J=0,K=0 D．J=1,K=158、触发器有（ A ）个稳定状态。
A.2B.3C.6D.859、JK触发器是在（ D ）触发器的基础上改进得到的。
A.RSB.JKC.TD.同步RS60、（D）触发器的功能最齐全，实用性最强。
A.RSB.DC.TD.JK61、D触发器有（A）功能。
A 置0和置1 B.保持和翻转C.保持.置0和置1D.保持.置0.置1和不允许62、RS触发器有（D）功能。
A.置0和置1B.保持和翻转C.保持.置0和置1D.保持.置0.置1和不允许63、能实现串行数据变换成并行数据的电路是（D）。
A.编码器B.译码器C.加法器D.寄存器64、由4个D触发器组成的数码寄存器可以寄存（B）。
A.4位十进制数码B.4位二进制数码C.2位十进制数码D.2位二进制数码65、不属于时序逻辑电路的有（C）。
A.触发器B.计数器C.加法器D.寄存器66、由3个JK触发器最大可以组成（ B ）。
A.四进制计数器B.八进制计数器C.十进制计数器D.十六进制计数器67、3位串行数码全部输入由3个D触发器组成的单向位移寄存器，全部串行输出需要（A）个CP脉冲。
A.6B.8C.10D.1268、设图中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（ C ）图。
69、请判断以下哪个电路不是时序逻辑电路（ C ）。
A.计数器B.寄存器C.译码器D.触发器70、要将方波脉冲的周期扩展10倍，可采用（ C ）。
A.10级施密特触发器B.10位二进制计数器C.十进制计数器D.10位D/A转换器71、T触发器中，当T=1时，触发器实现（ C ）功能。
A.置1B.置0C.计数D.保持72、下列描述不正确的是（ A ）A．触发器具有两种状态，当Q=1时触发器处于1态B．时序电路存在状态循环C．异步时序电路的响应速度要比同步时序电路的响应速度慢D．边沿触发器具有上升沿触发和下降沿触发两种方式，能有效克服同步触发器的空翻现象73、电路如下图（图中为下降沿JK触发器），触发器当前状态Q3 Q2 Q1为“011”，请问时钟作用下，触发器下一状态为（ B ）A ．“110” B ．“100” C ．“010” D ．“000”74、下列描述不正确的是（ A ）A ．时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态。
B ．寄存器只能存储小量数据，存储器可存储大量数据。
C ．主从JK 触发器主触发器具有一次翻转性76、RS 触发器要求状态由0 → 1其输入信号为（ A ）。
A.RS=01B.RS=×1C.RS=×0D.RS=10 77、时序逻辑电路设计的任务是（ A ）A ．给定功能，通过一定的步骤设计出时序电路B ．研究电路的可靠性C ．研究电路如何提高速度D ．给定电路，通过一定的步骤说明电路的功能78、计数器是（ A ）A ．时序逻辑器件B ．组合逻辑器件 B ．定时器件 D ．整形器件79、以下何种电路具有记忆能力( C )A.门电路 B ．组合逻辑电路 C ．时序逻辑电路 D ．放大电路80、时序逻辑电路一般可以分两类，即( C )A ．组合逻辑电路和时序逻辑电路B ．门电路和触发器 B ．同步型和异步型 D ．模拟电路和数字电路81、时序逻辑电路通常由门电路和( A )组成。
A ．存储电路 B ．寄存器 C ．译码器82、要实现，JK 触发器的J.K 取值应是：( D )A ：J=0，K=0B ：J=0，K=1n 1n Q Q =+C ：J=1，K=0D ：J=1，K=183、表2所列真值表的逻辑功能所表示的逻辑器件是：( C )表2A ：译码器B ：选择器C ：优先编码器D ：比较器84、 图1所示为2个4位二进制数相加的串接全加器逻辑电路图，运算后的C4S4S3S2S1结果是：( A )A ：11000B ：11001C ：10111D ：10101i. 图185、4个边沿JK 触发器,可以存储( A )位二进制数 A ．4B ．8C ．1686、 三极管作为开关时工作区域是( D ) A ．饱和区+放大区B ．击穿区+截止区B ．放大区+击穿区D ．饱和区+截止区87、下列各种电路结构的触发器中哪种能构成移位寄存器( C ) A ．基本RS 触发器B ．同步RS 触发器C ．主从结构触发器88、施密特触发器常用于对脉冲波形的( C ) A ．定时B ．计数C ．整形89、T 触发器中，当T=1时，触发器实现( C )功能。
A 置1B ．置0C ．计数D ．保持90、用触发器设计一个24进制的计数器，至少需要( D )个触发器。
A ．3B ．4C ．6D ．591、下列电路中不属于时序电路的是( C )。
A ．同步计数器B ．异步计数器C ． 组合逻辑电路D ．数据寄存器92、CT74LS290计数器的计数工作方式有( C )种。
A ．1 B ．2 C ．3 D ．493、一个五位的二进制加法计数器，初始状态为00000，问经过201个输入脉冲后，此计数器的状态为( D )。
I 7I 6I 5I 4I 3I 2I 1I 0Y 2Y 1Y 01×××××××11101××××××110001×××××1010001××××10000001×××011000001××010*******×001000010输入输出A．00111 B．00101 C．01000 D．0100194、下列各种电路结构的触发器中哪种能构成移位寄存器( C )A．基本RS触发器 B．同步RS触D．主从结构触发器 D．SR锁存器95、时序逻辑电路中一定是含( A )A．触发器B．组合逻辑电路B．移位寄存器 D．译码器96、用N个触发器构成计数器，可得到最大计数长度是( D )A．N B．2N C．2^n D．2^n-197、JK触发器要实现Q^（n＋1)=1时，J.K端的取值为( D )。