3第三章 组合逻辑电路

除与现时输入有 关外还与原状态 有关
（3-3）
§ 3.2 组合逻辑电路分析 电路 结构 分析步骤： 1.由给定的逻辑图写出逻辑关系表达式。 输入输出之间 的逻辑关系
2.用逻辑代数或卡诺图对逻辑表达式进 行化简。 3.列出输入输出状态表并得出结论。
（3-4）
例：分析下图的逻辑功能。
A B
A
&
AB
&
2.用逻辑代数或卡诺图对逻辑表达式进 行化简。 3.列出输入输出状态表并画出逻辑电路 图。
（3-11）
例：设计三人表决电路（A、B、C）。每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。
1.首先指明逻辑符号取“0”、“1”的含义。三 个按键A、B、C按下时为“1”，不按时为“0”。 输出量为 F，多数赞成时是“1”，否则是“0”。
sn
1
cn
bn cn-1
全 加 器
sn
cn
cn
（3-44）
全加器SN74LS183的管脚图 14 Ucc 2an 2bn
2cn-1
2cn
2sn
SN74H83
1
1an
1bn 1cn-11cn 1sn GND
（3-45）
应用举例：用一片SN74LS183构成两位串行 进位全加器。 D2
sn
C
cn
D1 sn
F A B
（3-8）
例：分析下图的逻辑功能。
A M =1 B 0 1 1
& 3 1 & 2
& 4
F
1
被封锁
（3-9）
被封锁
A M =0 B 1 0 1
& 2
1
& 4
F
& 3
选通电路
（3-10）
§3.3 组合逻辑电路设计
任务 要求 最简单的 逻辑电路
分析步骤：
1.指定实际问题的逻辑含义，列出真值 表，进而写出逻辑表达式。
F1 I 2 I 4 I 6 I 8 I 2 I 4 I 6 I8
F2 I3 I 4 I 7 I8
F3 I5 I 6 I 7 I8
（3-19）
F3
&
F2
&
F1
&
I1 I2 I3 I4 I5 I6 I7 I8
8-3译码器逻辑图
（3-20）
（2）二---十进制编码器 将十个状态（对应于十进制的十个代码） 编制成BCD码。 十个输入 需要几位输出？ 四位
输入：I0 I9。 输出：F3 F0 列出状态表如下：
（3-21）
状态表
输入 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 F3 0 0 0 0 0 0 0 0 1 1 F2 0 0 0 0 1 1 1 1 0 0 F1 0 0 1 1 0 0 1 1 0 0 F0 0 1 0 1 0 1 0 1 0 1
全为1 C
Y3
D
A0 A1
S
0 0
（3-29）
（2）显示译码器
在数字系统中，常常需要将运算结果用 人们习惯的十进制显示出来，这就要用到 显示译码器。
二-十进 制编码
显示译 码器
显示 器件
（3-30）
显示器件： 常用的是七段显示器件 a
f e
g
Baidu Nhomakorabea
b
c
d
（3-31）
显示器件： 常用的是七段显示器件 a 1 0 1 b 1 1 1 c 1 1 0 d 1 0 1 e 1 0 1 f 1 0 0 g 0 0 1 a
第一类的逻辑功能较简单，下面重 点介绍第二类比较器。
（3-48）
（1）一位数值比较器 功能表
输入 A 0 0 1 1 B 0 1 0 1 A>B 0 0 1 0 输出 A=B 1 0 0 1 A<B 0 1 0 0
（3-49）
输入 A 0 0 1 1 B 0 1 0 1 A>B 0 0 1 0
输出 A=B 1 0 0 1 A<B 0 1 0 0
f e
g
b
c
d

（3-32）
显示译码器： 74LS49的管脚图 14 Ucc f
g
a
b
c
d
74LS49
1
B
C
BI D A
e GND
（3-33）
消隐控制端
功能表（简表） 输 入 输 出
D A 8421码
XXXX
BI
1 0
a g 译码
0000000
显 示 显示字型
消隐
完整的功能表请参考相应的参考书。
请根据这个原则设计一 下，每位的比较应包括几 个输入、输出？
（3-52）
A、B两个多位数的比较：
（A>B）i （A=B）i （A<B）i
（3-36）
加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需 考虑进位。 （3）其余各位都是三个数相加，包括加数、 被、加数和低位来的进位。
（4）任何位相加都产生两个结果：本位和、 向高位的进位。
（3-37）
（1）半加器： 半加运算不考虑从低位来的进位 A---加数；B---被加数；S---本位和； C---进位。 真值表
（3-24）
2-4线译码器74LS139的内部线路
&
Y3
A1
&
& &
Y2
输出
Y1
A0
输入 控制端
Y0
S
（3-25）
74LS139的功能表
S
1 0 0 0 0
A1 X 0 0 1 1
A0 X 0 1 0 1
Y0
Y1
Y2
Y3
1 0 1 1 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
“—”表示低电平有效。
AB
0
F AB BC CA
（3-14）
4.根据逻辑表达式画出逻辑图。
F AB BC CA
A B
& & 1
C
F
&
（3-15）
若用与非门实现
F AB BC CA
AB BC CA AB BC CA
A B C
&
&
&
F
&
（3-16）
§3.4 几种常用的组合逻辑组件
sn 0 1 1 0 1 0 0 1
cn 0 0 0 1 0 1 1 1
sn ( an b n a n bn )c n1 ( a n b n anbn )cn1
cn ( a n bn an bn )cn1 anbn
（3-42）
sn (an b n a n bn )c n1 ( a n b n anbn )cn1
（3-34）
74LS49与七段显 示器件的连接：
a b c d ef g +5V
74LS49是集 电极开路，必 须接上拉电阻
a b c d ef g 74LS49 BI D C B A
+5V
（3-35）
3.4.3 加法器 举例：A=1101, B=1001, 计算A+B
1 1 0 1 + 1 0 0 1 1 0 0 1 10 1 1 0
（3-18）
真值表
I1 0 1 1 1 1 1 1 1 I2 1 0 1 1 1 1 1 1 I3 1 1 0 1 1 1 1 1 I4 1 1 1 0 1 1 1 1 I5 1 1 1 1 0 1 1 1 I6 1 1 1 1 1 0 1 1 I7 1 1 1 1 1 1 0 1 I8 1 1 1 1 1 1 1 0 F3 0 0 0 0 1 1 1 1 F2 0 0 1 1 0 0 1 1 F1 0 1 0 1 0 1 0 1
A B A B
F
&
A B
B
F A B A B A B A B A B A B
（3-5）
真值表
A 0 0 1 1 B 0 1 0 1 F 1 0 0 1
同或门
=1
相同为“1” 不同为“0”
F A B
（3-6）
例：分析下图的逻辑功能。
&
A B A
3.4.1 编码器 所谓编码就是赋予选定的一系列二进制代 码以固定的含义。 （1）二进制编码器 将一系列信号状态编制成二进制代码。 n个二进制代码（n位二进制数）有2n种不 同的组合，可以表示2n个信号。
（3-17）
例：用与非门组成三位二进制编码器
--- 八线 - 三线编码器
设八个输入端为I1I8，八种状态，与之对 应的输出设为F1、F2、F3，共三位二进制数。 设计编码器的过程与设计一般的组合逻辑 电路相同，首先要列出状态表，然后写出逻 辑表达式并进行化简，最后画出逻辑图。
A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0
（3-38）
真值表
A 0 0 1 1 B 0 1 0 1
S AB AB A B
C AB
C 0 0 0 1
S 0 1 1 0
（3-39）
逻辑图 A B

逻辑符号 S
=1
A B
&
半 加 器
S C
C
（3-40）
串行进位
an bn cn-1 A2
全加器
an bn cn-1
全加器
cn
B2
A1
B1
（3-46）
其它组件：
SN74H83---四位串行进位全加器。
SN74283---四位超前进位全加器。
（3-47）
3.4.4 数字比较器 比较器的分类： （1）仅比较两个数是否相等。
（2）除比较两个数是否相等外，还要比 较两个数的大小。
A B
&
A B
&
F
&
A B B
F A B A A B B
A B A A B B
A B A A B B A B A B （ ） （ ）
（3-7）
真值表
A 0 0 1 1 B 0 1 0 1 F 0 1 1 0
异或门
=1
相同为“0” 不同为“1”
“A B” AB “A B” AB AB “A B” AB
（3-50）
逻辑图
逻辑符号 A>B A=B A<B
A

&

A<B
=1
&
A=B

B

A>B A B
（3-51）
（2）多位数值比较器 比较原则： A. 先从高位比起,高位大的数值一定大。 B. 若高位相等,则再比较低位数,最终结 果由低位的比较结果决定。
电子技术 数字电路部分
第三章
组合逻辑电路
（3-1）
第三章 组合逻辑电路
§ 3.1 § 3.2 § 3.3 § 3.4 § 3.5
概述 组合逻辑电路分析 利用小规模集成电路设计组合电路 几种常用的中规模组件 利用中规模组件设计组合电路
（3-2）
§ 3.1 概述 组合逻辑电路 逻 辑 电 路 时序逻辑电路 现时的输出仅取 决于现时的输入
2.根据题意列出逻辑状态表。
（3-12）
逻辑状态表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3.画出卡诺图：
F 0 0 0 1 0 1 1 1
（3-13）
用卡诺图化简
BC 00 A 0 0
1
01
11
1 1
AC
10
BC
0 1
0 1
（3-22）
输入 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
F3 0 0 0 0 0 0 0 0 1 1
F2 0 0 0 0 1 1 1 1 0 0
F1 0 0 1 1 0 0 1 1 0 0
F0 0 1 0 1 0 1 0 1 0 1
F3 I 8 I 9 I8 I9 F1 I 2 I3 I6 I7
（3-27）
例：利用线译码器分时将采样数据送入计算机。
总 线
三态门
EA
三态门
EB
三态门
EC
三态门
ED
A
B
Y0
Y1Y 2
2-4线译 码器
C
Y3
D
A0 A1
S
（3-28）
工作原理：（以A0A1=00为例）
总 线
脱离总线 数 据
三态门
EA
三态门
EB
三态门
EC
三态门
ED
A
0
B
Y0
Y1Y 2
2-4线译 码器
F2 I 4 I5 I 6 I 7 F0 I1I3 I5 I 7 I9
逻辑图略
（3-23）
3.4.2 译码器
译码是编码的逆过程，即将某个二进制 翻译成电路的某种状态。
（1）二进制译码器
将n种输入的组合译成2n种电路状态。 也叫n---2n线译码器。
译码器的输入： 一组二进制代码 译码器的输出： 一组高低电平信号
（2）全加器：
相加过程中，既考虑加数、被加数又考 虑低位的进位位。 an---加数；bn---被加数；cn-1---低位的进 位；sn---本位和；cn---进位。
逻辑状态表见下页
（3-41）
an 0 0 0 0 1 1 1 1
bn 0 0 1 1 0 0 1 1
cn-1 0 1 0 1 0 1 0 1
（3-26）
74LS139管脚图
U cc
2S
2A0 2A1 2Y 0 2Y 1 2Y 2
2Y 3
2S
2A0 2A1 2Y 0 2Y 1 2Y 2 2Y 3
1S
1A0 1A1 1Y 0 1Y 1 1Y 2 1Y 3
1S
1A0 1A1 1Y 0 1Y 1 1Y 2 1Y 3 GND
一片139种含两个2-4译码器
cn ( a n bn an bn )cn1 anbn
半加和： s a bn an b
n
n
an bn
s a n b n anbn
所以：
sn sc n1 scn1
cn scn1 anbn
（3-43）
逻辑图
a
n b n
逻辑符号
半 加 器
an
半 加 器 Scn-1