版图设计实验
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
LDMOS版图设计实验_第三次实验报告
半导体功率器件与智能功率IC实验学生姓名：田瑞学号：201422030143指导教师：乔明一、实验室名称：211楼803 工作站二、实验项目名称：半导体功率器件与智能功率IC实验——LDMOS器件版图设计实验三、实验原理：首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为：1．制定版图规划记住要制定可能会被遗忘的特殊要求清单2．设计实现考虑特殊要求及如何布线创建组元并对其进行布3．版图验证执行基于计算机的检查和目视检查，进行校正工作最终步骤工程核查以及版图核查版图参数提取与后仿真完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。
IC设计与制造的主要流程四、实验目的：掌握版图设计的基本理论。
掌握版图设计的常用技巧。
掌握定制集成电路的设计方法和流程。
熟悉Cadence Virtuoso Layout Edit软件的应用学会用Cadence软件设计版图、版图的验证以及后仿真熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。
五、实验内容：结合LDMOS的版图文件，完成LDMOS器件的版图绘制。
六、实验器材（设备、元器件）：CADENCE软件七、实验步骤：LDMOS的版图文件nwell 16400 8000pwell1 10 7000pwell2 70 34003550 40504220 45204740 49905250 54705770 59206350 8000poly 20400 18005000 7400nimplant 20400 74007700 8000pimplant 10 7700omicont 20300 07000900 7600metal 20 20004800 8000nitride 20 06006300 8000八、实验数据及结果分析：整体版图版图下部分别为：源端pad，漏端pad以及栅极pad九、实验结论：通过实验，了解LDMOS器件的版图设计，熟悉CADENCE软件的使用。
版图设计实验
电子科技大学成都学院实验报告册课程名称：集成电路版图设计姓名：学号：院系：专业：教师：年月日实验一：LDO的版图设计一、实验目的：1、掌握并熟练使用Cadence软件。
2、学会将版图划分模块并掌握每个模块的功能。
3、掌握版图设计过程中的匹配原则与注意事项。
4、掌握常见dummy器件及其应遵守的规则。
5、掌握布局布线的规则。
6、掌握并熟练运用DRC和LVS验证方法及解决错误的方法。
二、实验原理和内容：版图设计本质是将搭建好的电路图更深层的展现，在版图设计里，将是用原理图更直观的展现电路图中的各个元器件的连接，匹配、以及布局等。
将版图分成小模块来分别实现会让版图的布局更清晰，让其他人更能直观的了解版图的各个模块的关联，能够减少相应的工作量。
利用Cadence软件的功能搭建电路图，进行DRC检查能够检查并指出我们的版图中存在的连线间隔和连接是否正确；LVS能检查出设计规格错误和版图与原理图是否一致的错误，能够保证我们设计的版图能够真正的实现我们所需要的电路图的功能。
三、实验步骤：1、打开temilen，进入CSMC所在文件夹路径，输入virtuoso &，回车，打开cadence软件（如图1-1所示）。
（图1-1）打开cadence软件2、进入Cadence软件创建库文件：。
点击File菜单，出现下拉菜单，选命令File->New->Library...（如图1-2所示）。
（图1-2）创建库3、在新建的库中添加Cell文件（如图1-3所示）。
（图1-3）添加Cell4、进入新建的Cell文件中，添加元器件并修改器件参数，调入Cell中（如图1-4所示）。
（图1-4）添加元器件5、针对电路图先进行模块化，先画电流镜。
(1).由图1-5-1（a）的电路图知道，这是规格为W=10U,L=8U,M=（1，1）的PMOS 电流镜并且他们的S极与背栅相连，1个PMOS的G极与D极连接画出其版图如图1-5-1（b）所示，由于是PMOS所以最后应在GT层画阱。
数字电路版图设计
3.1 图层板 图层板工具条如图4所示
L-Edit产生的工艺图层的数目是没有限制的。这些图层显示在图 层板中。每一个图层都由一个小方块的图标来代表。各个图标以颜 色和花纹来相互区分。当把鼠标箭头放在某个图标上时，在状态栏 上显示该图层的名称（同时也会在鼠标箭头附近弹出图层名称）。 图层有选中与非选中之分。在任何时间只能选中一个图层，被 选中的图层称为当前图层。当前图层的名称显示在图层板上方的图 层显示框内，选中的图层的图标被小黑框标识。当用绘图工具绘图 时，只能在当前图层上绘制图形。绘制的图形的颜色和花纹与该图 层的图标相同。
数字电路版图设计（ 实验五 数字电路版图设计（LEDIT） ）
集成电路设计通常需要经历三个阶段：系统设计、 电路设计和版图设计。版图设计是IC设计的重要一环， 这也是IC设计的最后一个环节。版图编辑一般只能在 大型计算机和工作站上进行，因而硬件造价高，操作 复杂，维护困难。当然对于规模不是很大的电路，也 有一些微机版的版图编辑软件可以采用。在微机上使 用最为普通的是Tanner Tools中的L-Edit。其设计结 果的输出格式通常为标准的CIF格式，版图可以人工 布局布线，也可以根据电路设计完成后生成的EDIF 格式网表和利用标准单元库自动完成布局布线。 本实验就是利用版图编辑软件L-Edit来完成集成电路 的版图设计与编辑，使学生能够掌握集成电路版图设 计与编辑的基本知识与技能。
图3 L-Edit的用户界面
L-Edit的用户界面有以下元素： 1. 菜单栏（在标题栏下面）； 2. 标准工具条（Standard toolbar）； 3. 编辑工具条（Editing toolbar）； 4. 绘图工具条（Drawing toolbar）； 5. 验证工具条（Verification toolbar）； 6. 布图布线工具条（Place and route toolbar）； 7. 图层板（Layer palette）； 8. 状态栏（Status Bar）； 9. 鼠标键条（Mouse button bar）； 10. 定位器（Locator）； 11. 版图区（Layout area）； 12. 命令行界面（Command line interface）。
集成电路版图设计实验心得
集成电路版图设计实验心得实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;当电压减小到某一值后，电流突然减少，并且这个电流的值为管子特性曲线的斜率，但仍保持原来的电流值不变，在管子轴线上电流不再是一条直线，管子的阻抗发生了翻转，导致其电流迅速下降。
实验三 中国地图制图(点线面符号设计)
实验三中国地图制图（点线面符号设计）一实验介绍实验目的：制作一幅中国的普通地图。
寻找网上的成熟的中国地图版图等进行模仿，根据实验二搜集到的矢量数据进行数据准备；再根据地图学符号理论，结合具体的中国地图编制，选择投影系统、编制底图要素、专题数据要素、注记要素。
进行符号设计、图例设计等。
软件准备：ARCGIS10.2（ARCMAP）ARCVIEW3.3实验数据：世界、中国矢量数据二上机操作（一）专业软件准备1、ARCGIS安装及破解（二）矢量数据下载参看实验二所搜集的世界及中国矢量数据集（三）中国地图制图1、网上百度搜集中国地图的资料，观察中国地图的特点。
本实验以国家测绘局公开出版中国传统地图为例进行说明。
经过详细的观察，结合所学地图学知识可以得出以下方面：1）版图设计该图采用了传统的横版，南海诸岛部分采用了变比例尺，多版设计。
图例和分版分别位于左右下方两边，支持了整个中国图形，保持了视觉的平衡性。
图名位于左上角图框外，便于系列中国地图的后续设计，具有明显地图集的特征。
2）投影设计该图的经线呈现向北极汇聚，纬线向赤道凸出，为典型的圆锥投影方式。
经线110度为直线，可以判断出来是中央经线。
第一纬线第二纬线的位置需要查参数确定之。
大致判断兰伯特投影可以初步满足需要。
该图标注了经纬度格网，用色为浅灰，与地图白色底色对比较好，既有区分度，又有协调性，不显突兀。
对南北回归线进行了标注。
3）图框设计采用了简单的双图框设计，边框内填充经纬度信息，有类似舞台式效果。
4）底图设计使用了世界地图及海陆分布为底图，对中国周边国家和地区进行了描述。
陆地为白色，海洋为浅蓝；整图色系淡雅，简略，以白色系为主，略冷淡。
5）数据图层及符号分析该地图需要1世界地图国家面、世界国家首都点、世界河流、湖泊线，面2中国国界线、南海断线省界线、省会点、河流线，湖泊面3北京点重点表示红五角星表示4注记海洋注记外国国名首都标注（中文）中国省名省会名。
D锁存器版图设计实验报告(DOC)
第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2 版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。
只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。
Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。
集成电路版图设计 画反相器 实验报告
广西机电职业技术学院电气系实验报告学号20100211020实验名称画反相器上机时间实验成绩实验目的：1、熟悉使用版图设计软件Tanner L-EDIT 11.1；2、了解软件的操作流程和基本参数的设置；3、学会修改错误；4、学会看编译文件、电路图等；实验要求：1、计算机；2、Tanner L-EDIT 11.1版图开发软件；实验内容：下面是反相器符号。
1、一、电路图1、新建一个名为“f_x_q.sdb”的工程文件，Module——now新建名为“f_x_q”的电路图2、保存后复制粘贴到新的电路图里命名为“f_x_q_2”添加直流源和交流源3、保存后设置瞬时仿真最大值为1ns 仿真长度为400ns4、输出信号输入端（IN）和信号输出端（out）的瞬时波形得下图5、开始仿真6、相同方法输入信号换成直流信号，命名为“f_x_q_3”二、版图1、打开L-Edit软件新建名为F_X_Q.tdb的文件再里头新建元件有PB(basecontactn)、NB（basecontactn）、PMOS、NMOS、IN(输入端)、OUT(输出端)、PB(basecontactn)NB（basecontactn）PMOSNMOSIN(输入端)OUT(输出端)2、以上元件都要进行DRC错误检查，因为out端少了金属一层，所以提示会出错。
3、新建元件F_X_Q导入以上所有元件并画地和电源并连线，加入节点名称，如下图4、检查没有错误后创建仿真文件。
得按要求添加周期为100ns高电平保持时间为50ns高低跳变时间为5ns幅度电位为0~5v的交流源Va 总电源5v的直流源vvdd加入仿真长度和时间1ns 400ns三、进行电路图和版图的一致性对比结果：。
环形振荡器版图设计
实验三：环形振荡器版图设计一、实验目的1、使用现有的布局实例创建新的布局；2、仿真提取版图；二、实验要求1、打印出DRC报告；2、输出CMOS环形振荡器的后置仿真结果，包括瞬态响应、振荡频率和平均功率。
三、实验工具Virtuoso四、实验内容1、创建CMOS环形振荡器电路原理图；2、创建CMOS环形振荡器的版图；3、后仿真(Post-layoutsimulation,PLS)。
1、创建CMOS 环形振荡器的电路原理图在librarymanager 界面选中lab1（自己创建的库），并点击菜单栏上的file->new->cellview,创建CMOS 环形振荡器的电路原理图。
ViewName ToolLibrarypathfileZhowte/iccad/iclab/tds.LiH图1CMOS 环形振荡器电路原理图的创建因为CMOS 环形振荡器是由几个CMOS 反相器组成的，在前面两个实验中已经创建好了CMOS 反相器的电路原理图，所以可以直接调用CMOS 反相器，在schematicediting 窗口利用快捷键中打开添加实例窗口，选择之前所创建的CMOS 反相器，如图2所示，连续放置5个。
图2添加CMOS 反相器将5个CMOS 反相器一次首尾相连，接着创建一个输出引脚，放置在最后一个CMOS 反相器后，并通过wire 将它们连接起来，具体如图3所示：Create File]XOKCancel DefaultsHel plablLibraryName CellNameschemaitidComposer-Schematic <View Column sUpsideDownNames图3CMOS环形振荡器电路原理图CreateNewFile_l:]Xr OK Default s Hel p、创建环形振荡器的版图与创建CMOS反相器的版图类似，也是在librarymanager窗口先选中labl, 在选择file->new->cellview,在弹出的窗口中输入环形振荡器的信息如图4所示:ToolLibrarypathfile/home/iccad/icLab/ctis.Li及LibraryNameCellNameViewName图4CMOS环形振荡器版图的创建在layoutediting中添加5个CMOS反相器，并将它们摆放在一起，中间的金属正好相接，如图5所示：图5CMOS环形振荡器版图接着用金属将CMOS反相器的输入引脚与输出引脚连接起来，为了避免短路，在穿过CMOS环形振荡器时需要换另一种金属，首先在LSW窗口选中metall金属，再回到layoutediting窗口，使用快捷键来1在点击F3，弹出createpath窗口，首先画一条metal1金属通路，然后在合适的位置点击F3,在createpath窗口中选择changetolayer,将metal1金属换为metal2金属，画好之后如图6所示：ViirW&s*®LayoutEditing^Nabiring[aycut比-HD.21DO此SL40U(F)Sdii:i::L口DRQ：OFF隔d世Del:£mri:TootsIDe-shina FIEW™Mat®Efflt1115MTy①川面建的小卬值11蜘FtouM呵佃即忸Migrate图6CMOS环形振荡器版图将金属通路画好之后添加vdd、gnd和out,其中vdd与gnd在放置好后要与实验二一样进行同样的操作，这里不再赘述，添加好引脚后的CMOS环形振荡器的版图如图7所示：Virtuosa^LayoutEditing;llablringlayautXi-3.11®V:-1.IBS(FJi Stilbsct:0DAb:OFT dX:Disk Omd:TaalgISe^igHWiilnwCrai也EtH.VarllTyCom惬irtiM均OpOuiiisOwU旭网向随图7CMOS环形振荡器版图3、CMOS环形振荡器的后仿真和实验一实验二类似，首先进行DRC验证，DRC验证成功后再使用提取工具，生成提取视图后再做LVS，在这些步骤都完成后，就可以对这个环形振荡器进行布局后仿真，提取其工作频率并测量其平均功率。
实验十一：CMOS传输门的版图设计
实验十一：CMOS 传输门的版图设计一、实验目的1．熟练使用L-Edit 软件； 2．熟悉设计规则； 3．了解版图设计流程。
二、预习要求1．了解不同颜色代表的不同图层； 2．了解设计规则；3．了解传输门布局图结构形式。
三、实验内容1．使用L-Edit 编辑CMOS 传输门的版图； 2．进行DRC 检查； 3．导出SPICE 文件；4．使用T-SPICE 仿真，验证版图是否正确； 5．分析仿真结果。
四、实验报告要求实验报告包括以下内容：1．CMOS 传输门的电路图和完整版图 2．在进行DRC 检查过程中出现的错误； 3．导出的SPICE 文件； 4．T-SPICE 仿真结果； 5．试验中的心得与体会。
五、CMOS 传输门1．真值表：2．逻辑表达式：CA+CX YC A Y 0 0 X 0 1 X 1 0 0 111A Y5．波形图：六、操作步骤：1．新建文件夹：在电脑E盘新建文件夹，文件夹名为ex11。
2．打开L-Edit软件：在桌面上双击L-Edit v13.0快捷键，打开L-Edit v13.0软件，如图所示。
3．另存新文件：选择File——Save As命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存储目录（存储在刚才新建的文件夹ex11中），在“文件名”文本框中输入新文件名称，例如：ex11。
4．取代设定：选择File——Replace Setup命令，单击出现的对话框的From file下拉列表右侧的Browser按钮，选择d:\My Documents\Tanner EDA\Tanner Toolsv13.0\L-Edit and LVS\SPR\Lights\Layout\lights.tdb文件，如图所示，再单击OK按钮。
接着出现一个警告对话框，按确定按钮，就可将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、图层设定等。
5．重新命名：将Cell0的名称重新命名，可选择Cell——Rename命令，打开Rename Cell Cell0 对话框，将cell0名称改成CMOSTG。
集成电路版图课程设计实验
《集成电路版图设计》实验课考核表学生姓名专业班级2017级集电创新班学号设计内容描述：基于TSPC原理的D触发器触发器是能够存储一位二进制信息的基本单元。
触发器特点有1.有两个能够保持的稳定状态，分别用来表示逻辑0 和逻辑1。
2. 在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。
把触发器按触发方式分：可分为电位触发方式、主从触发方式及边沿触发方式。
按逻辑功能分：可分为R-S 触发器、D 触发器、J-K 触发器和T 触发器。
1.1 原理介绍下图所示为一个用TSPC 原理构成的上升沿D 触发器的电路图。
电路由11个晶体管构成，分为四级。
当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。
在此期间，第三级和第四级保持原来的输出状态。
当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。
同时，第三级变为开启而且将采样值传送到输出。
注意，最末级(反相器)只用于获得不反相的输出电平。
2.2 电路设计步骤及电路图（1）进入UNIX 系统，Open terminal 即打开终端；（2）输入virtuoso &→回车→进入Cadence 软件,即会弹出virtuoso 对话框；（3）新建一个单元：File→New→Cellview→在Cellname 中输人“D-TSPC”→View name:Schematic →Tool:Composer—Schematic; 即可以弹出D-TSPC Schematic 对话框，开始电路图的绘制；(4) 画PMOS 管：快捷键i→进入Add Instance 窗口→单击Browse→Library 里选择sample→Cell 里选择pmos→View 里选择symbol→close→修改参数（Width,Length）;（5）NPMOS 管、vdd、gnd 的画法与步骤4 相同；（6）输入输出信号的绘制：快捷键p→弹出“Add Pin”对话框→Direction 里选择input/output→pin Names 里写入D/CLK/Q;（7）连线：快捷键W→连接即可；这样就可以得到如下图所示的电路图2.3 版图设计步骤及版图（1 ）在Icfb-Log:/home/004/CDS.log 对话框中，File→New→Cellview→在Cellname：“D-TSPC”→View name:Schematic→Tool:Composer—Virtuoso，即弹出D-TSPC Layout 对话框；根据电路图绘制版图(2)将电路图分成4 部分来绘制版图：1.先画pmos 管，画出出有源区，其次画出栅，注意长度为0.35um;其次是衬底连接；看好串并联，源极和漏极的连接，源极和源极的连接等；在打接触孔后一定要画出金属层；最后不能忘记离子注入区SP、SN 和N阱的绘制；2.画nmos 管，其绘制类似于pmos；3.完成整个TSPC-D 触发器的绘制及绘制输入、输出；4.作标签。
实验38 模拟集成电路的版图设计
实验38 模拟集成电路的版图设计模拟集成电路设计是现代集成电路设计的重要组成部分。
模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。
模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。
本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。
一、实验原理1. 模拟集成电路版图中的器件与设计规则在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。
这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。
器件的定义存储在以.ext为后缀的器件萃取文件中。
在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。
使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。
=1.0μm部分设计规则表38.1 P型衬底N阱CMOS工艺下，182在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。
在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。
在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。
课程实验六 数字IC版图设计
华侨大学电子工程系IC 工艺及版图设计 课程实验（六）数字功能模块版图布局设计华侨大学厦门专用集成电路系统重点实验室 -2011-IC 工艺及版图设计课程实验六 数字功能模块版图布局设计 一、实验目的1.掌握使用 Cadence Virtuoso XL 版图编辑软件进行数字功能模块版图布局设计 2.掌握使用分层次版图设计方法提高设计效率 3.掌握数字逻辑单元版图布局 4.了解使用 Mutipart-Path 绘制 GuardRing二、实验软件：Cadence IC 5141 Virtuoso XL三、实验要求：实验前请做好预习工作，实验后请做好练习，较熟练地使用 PDK 进行版图编辑，并掌握 Calibre 进行 LVS 验证及 Debug 的方法，验证版图设计的正确性。
IC 工艺及版图设计课程实验四 教学任务 数字功能模块电路版图布局设计 专业能力： 教学目标 1. 掌握使用分层次设计方法提高版图布局设计效率 2. 掌握数字逻辑电路版图布局 3. 练习使用 Calibre 进行 LVS 验证 教学内容 重点 难点 1. Cadence Virtuoso 进行数字逻辑单元版图设计 2. Calibre 进行 LVS 验证及 Debug 数字功能模块电路版图布局设计及 Calibre LVS 验证 数字功能模块电路版图布局设计及 Calibre LVS 验证 学时 2华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）1 华侨大学厦门专用集成电路系统重点实验室第一部分 实验演示部分在上一次实验中我们已经掌握了数字单元模块电路的布局方法，在本次课程实验中我们 将依靠上次课程设计完成的单元模块电路来构成比较复杂的电路：64 分频电路。
通过完成这 个分频电路的布局，掌握分层次版图布局设计的方法。
并且在该实验中通过 Calibre 的 LVS 验证工具来验证版图和原理图的一致性。
版图设计实验心得
竭诚为您提供优质文档/双击可除版图设计实验心得篇一：与非门的版图设计实验报告实验报告：与非门的版图设计与实现1.实验目的1.1了解schematic设计环境；1.2掌握与非门电路原理图输入方法；1.3掌握与非门电路的版图绘制方法；1.4掌握版图DRc、LVs验证及仿真方法。
2.实验内容：1）、二与非门的电路及仿真：1电路图：○2激励信号（以表格的形式给出）○3电路图的仿真结果。
○2）、二与非门的版图及仿真：1版图（写出版图的面积）○版图面积大约为:15*14=210um22版图的后仿提取网表○3激励信号（以表格的形式给出）○4版图的仿真结果。
○3、收获与感悟：通过这次与非门的实验，我更加熟练地(:版图设计实验心得)学会了layout的过程，已经能够独立完成电路图、版图的制作和电路的仿真、寄生参数提取、电路后仿真。
这次实验完成后，我在做整个比较器设计的时候，我再次对这次设计的与非门进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。
可见我第一次设计出来的版图还是有很多地方欠考虑的，特别的面积没有做最好的优化，我在后面的实验中做了一些完善，最后还是完成了面积比较理想的完整的比较器。
篇二：福州大学集成电路版图设计实验报告福州大学物信学院《集成电路版图设计》实验报告姓名：学号：111000833系别：物理与信息工程专业：微电子学年级：指导老师：一、实验目的1.2.3.4.5.6.掌握版图设计的基本理论。
掌握版图设计的常用技巧。
掌握定制集成电路的设计方法和流程。
熟悉cadenceVirtuosoLayoutedit软件的应用学会用cadence软件设计版图、版图的验证以及后仿真熟悉cadence软件和版图设计流程，减少版图设计过程中出现的错误。
二、实验要求1.根据所提供的反相器电路和cmos放大器的电路依据版图设计的规则绘制电路的版图，同时注意cmos查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA）2.所设计的版图要通过DRc、LVs检测。
PMOSFET 版图设计
xxxxxxxxxx实验报告课程名称：集成电路设计实验名称：PMOSFET 版图设计学号姓名：指导教师评定：____________________________ 签名：_____________________________一、实验目的1、了解集成电路版图设计流程。
2、利用L-Edit 进行PMOSFET 版图设计。
二、实验器材计算机一台，Tanner L-Edit软件三、实验原理PMOSFET 在N 型硅衬底上有两个P 区，分别叫做源极和漏极，两极之间不通导，源极上加有足够的正电压(栅极接地)时，栅极下的N 型硅表面呈现P 型反型层，成为连接源极和漏极的沟道。
改变栅压可以改变沟道中的电子密度，从而改变沟道的电阻。
图8.8 所示为PMOSFET 结构示意图和符号。
四、实验内容及步骤：1、启动版图编辑器L-Edit。
2、建立新文件。
选择File---New 命令，文件类型为Layout，在New File对话框的Copy TDB setup from file 栏中选择一个已经存在的文件，利用其设置信息作为新建文件的设置信息，并通过Save as 命令，将文件名更改为MOS，并保存。
3、设置设计环境。
在绘图前要设定好版图窗口的坐标与实际长度的关系，选择Setup---Design 命令，在出现的对话框的Technology 标签中设置技术单位(Technology Unit)为Other 中的Lambda，并且设定一个Lambda 为10 个Interal Unit，同时设定一个Lambda 等于一个微米(Micros)，也可以直接将技术单位设定为一个微米。
在Grid 标签中对格点进行设定，如图8.11 所示。
设定主格点(Major displayed grid)之间的距离为2.5 微米。
当主格点之间的距离小于20 个像素的时候不显示，此项在Supress major grid if 后的空白处定义。
版图设计实验报告
版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。
三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。
由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。
：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态 输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。
1、版图设计规则。
主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
电子科技大学成都学院（微电子技术系）实验报告书课程名称：版图设计实验学号：1140720524姓名：王灿教师：赖广升2013 年12 月25 日实验一快速电压比较器的电路图设计一、实验目的1）学会使用cadence中的virtuoso软件；2）学会如何用virtuoso画出设计的电路图；3）学会如何改正画电路图中出现的错误。
二、实验仪器设备计算机，Cadence软件三、实验原理和内容在cadence软件中画出电路图可用于检验画出的版图是否满足所需的设计需求。
四、实验步骤1）打开virtuoso，如图1-1到1-4图1-1图1-2图1-3图1-4 2）建立一个电路图工程，如图2-1图2-13）选择工程类型，如图3-1图3-14）按I，调用需要的器件并设置器件参数，如图4-1图4-15）按P，调用需要的端口并命名，如图5-1图5-1 6）按W，依据图纸连接电路，如图6-1图6-1 7）保存电路图并检查五、实验数据************************************************************************ * auCdl Netlist:** Library Name: 222* Top Cell Name: 1140720524* View Name: schematic* Netlisted on: Dec 30 14:43:58 2013*************************************************************************.EQUATION*.SCALE METER*.MEGA.PARAM*.GLOBAL vss!+ vcc!*.PIN vss!*+ vcc!************************************************************************ * Library Name: 222* Cell Name: 1140720524* View Name: schematic************************************************************************.SUBCKT 1140720524 V-_SENSE VBG_H VBIAS1 VD4_EN VD4_OUT*.PININFO V-_SENSE:I VBG_H:I VBIAS1:I VD4_EN:I VD4_OUT:OMNM3 net17 net11 net16 vss! NN W=4u L=2u m=2MNM1 VD4_OUT net17 net16 vss! NN W=4u L=4u m=1MNM0 net11 net11 net16 vss! NN W=4u L=2u m=2MNM2 net16 VD4_EN vss! vss! NN W=5u L=600n m=1MPM6 net16 V-_SENSE net20 net20 NP W=12u L=1u m=3MPM5 net17 net20 net13 net13 NP W=6u L=2u m=2MPM4 net11 VBG_H net13 net13 NP W=6u L=2u m=2MPM3 VD4_OUT VD4_EN vcc! vcc! NP W=3u L=600n m=1MPM2 VD4_OUT VBIAS1 vcc! vcc! NP W=4u L=4u m=1MPM7 net20 VBIAS1 vcc! vcc! NP W=2u L=5u m=4MPM0 net13 VBIAS1 vcc! vcc! NP W=2u L=4u m=1.ENDS六、结果及分析电路图并无连接错误。
1）明白的cadence的virtuoso的基本操作；2）学会了如何在virtuoso中画出电路图；3）知道了在画图过程中易出现的错误，并学会了改正这些错误。
实验二短路保护的版图设计一、实验目的1）学会使用cadence中的virtuoso软件；2）学会如何用virtuoso画出设计的版图；3）学会改正画版图中出现的错误。
二、实验仪器设备Cadence软件三、实验原理和内容在cadence软件中画出可以用于给予工厂成片的版图。
四、实验步骤1）打开virtuoso建立一个版图的工程，如图1-1到1-2图1-12）画出对应电路图的版图模块，如图2-1到2-3模块1：偏置MOS管图2-1-1图2-1-2 模块2：差分对图2-2-1图2-2-2 模块3：电流镜图2-3-1图2-3-2 4）测试版图的RDC，如图3-1到3-3图3-1图3-2图3-3 5）检查版图的LVS，如图4-1到4-2图4-1图4-2图4-3图4-4五、实验数据* SPICE NETLIST***************************************.SUBCKT mn_6** N=4 EP=0 IP=0 FDC=0*.SEEDPROM.ENDS*************************************** .SUBCKT mp_3** N=5 EP=0 IP=0 FDC=0*.SEEDPROM.ENDS*************************************** .SUBCKT mp_7** N=5 EP=0 IP=0 FDC=0*.SEEDPROM.ENDS*************************************** .SUBCKT mp_1** N=5 EP=0 IP=0 FDC=0*.SEEDPROM.ENDS***************************************.SUBCKT mp_0** N=5 EP=0 IP=0 FDC=0*.SEEDPROM.ENDS***************************************.SUBCKT 1140720524 VD4_EN VD4_OUT VBG_H VSS! VBIAS1 VCC! V-_SENSE** N=12 EP=7 IP=91 FDC=24M0 VD4_OUT VD4_EN VCC! VCC! NP L=6e-07 W=3e-06 AD=3.6e-12 AS=3.6e-12 PD=8.4e-06 PS=8.4e-06 $X=4760 $Y=-2885 $D=3M1 VD4_OUT VBIAS1 VCC! VCC! NP L=4e-06 W=4e-06 AD=4.8e-12 AS=4.8e-12 PD=1.04e-05 PS=1.04e-05 $X=20520 $Y=-3275 $D=3M2 VCC! VBIAS1 8 VCC! NP L=4e-06 W=2e-06 AD=2.4e-12 AS=2.4e-12 PD=6.4e-06 PS=6.4e-06 $X=48385 $Y=14295 $D=3M3 VCC! VBIAS1 6 VCC! NP L=5e-06 W=2e-06 AD=1.3e-12 AS=2.4e-12 PD=3.3e-06 PS=6.4e-06 $X=37115 $Y=-3175 $D=3M4 6 VBIAS1 VCC! VCC! NP L=5e-06 W=2e-06 AD=1.3e-12 AS=1.3e-12 PD=3.3e-06 PS=3.3e-06 $X=43415 $Y=-3175 $D=3M5 VCC! VBIAS1 6 VCC! NP L=5e-06 W=2e-06 AD=1.3e-12 AS=1.3e-12 PD=3.3e-06 PS=3.3e-06 $X=49715 $Y=-3175 $D=3M6 6 VBIAS1 VCC! VCC! NP L=5e-06 W=2e-06 AD=2.4e-12 AS=1.3e-12 PD=6.4e-06 PS=3.3e-06 $X=56015 $Y=-3175 $D=3M7 6 V-_SENSE 9 6 NP L=1e-06 W=1.2e-05 AD=7.8e-12 AS=1.44e-11 PD=1.33e-05 PS=2.64e-05 $X=48225 $Y=30340 $D=3M8 9 V-_SENSE 6 6 NP L=1e-06 W=1.2e-05 AD=7.8e-12 AS=7.8e-12 PD=1.33e-05 PS=1.33e-05 $X=48225 $Y=32640 $D=3M9 6 V-_SENSE 9 6 NP L=1e-06 W=1.2e-05 AD=1.44e-11 AS=7.8e-12 PD=2.64e-05 PS=1.33e-05 $X=48225 $Y=34940 $D=3M10 3 3 3 8 NP L=2e-06 W=6e-06 AD=0 AS=5e-12 PD=0 PS=9.66667e-06 $X=15395 $Y=14870 $D=3M11 8 6 3 8 NP L=2e-06 W=6e-06 AD=3.9e-12 AS=3.9e-12 PD=7.3e-06 PS=7.3e-06 $X=18695 $Y=14870 $D=3M12 4 VBG_H 8 8 NP L=2e-06 W=6e-06 AD=3.9e-12 AS=3.9e-12 PD=7.3e-06 PS=7.3e-06 $X=21995 $Y=14870 $D=3M13 4 4 4 8 NP L=2e-06 W=6e-06 AD=0 AS=5e-12 PD=0 PS=9.66667e-06 $X=25295 $Y=14870 $D=3M14 4 4 4 8 NP L=2e-06 W=6e-06 AD=0 AS=5e-12 PD=0 PS=9.66667e-06 $X=9345 $Y=28600 $D=3M15 8 VBG_H 4 8 NP L=2e-06 W=6e-06 AD=3.9e-12 AS=3.9e-12 PD=7.3e-06 PS=7.3e-06 $X=12645 $Y=28600 $D=3M16 3 6 8 8 NP L=2e-06 W=6e-06 AD=3.9e-12 AS=3.9e-12 PD=7.3e-06 PS=7.3e-06 $X=15945 $Y=28600 $D=3M17 3 3 3 8 NP L=2e-06 W=6e-06 AD=0 AS=5e-12 PD=0 PS=9.66667e-06 $X=19245$Y=28600 $D=3M18 9 3 VD4_OUT VSS! NN L=4e-06 W=4e-06 AD=4.2e-12 AS=4.2e-12 PD=1.01e-05 PS=1.01e-05 $X=8390 $Y=46060 $D=0M19 VSS! VD4_EN 9 VSS! NN L=6e-07 W=5e-06 AD=5.25e-12 AS=5.25e-12 PD=1.21e-05 PS=1.21e-05 $X=24175 $Y=45855 $D=0M20 9 4 4 VSS! NN L=2e-06 W=4e-06 AD=2.6e-12 AS=4.2e-12 PD=5.3e-06 PS=1.01e-05 $X=48240 $Y=45405 $D=0M21 3 4 9 VSS! NN L=2e-06 W=4e-06 AD=2.6e-12 AS=2.6e-12 PD=5.3e-06 PS=5.3e-06 $X=51540 $Y=45405 $D=0M22 9 4 3 VSS! NN L=2e-06 W=4e-06 AD=2.6e-12 AS=2.6e-12 PD=5.3e-06 PS=5.3e-06 $X=54840 $Y=45405 $D=0M23 4 4 9 VSS! NN L=2e-06 W=4e-06 AD=4.2e-12 AS=2.6e-12 PD=1.01e-05 PS=5.3e-06 $X=58140 $Y=45405 $D=0.ENDS*************************************************************************************************************** * auCdl Netlist:** Library Name: 222* Top Cell Name: 1140720524* View Name: schematic* Netlisted on: Dec 30 14:43:58 2013*************************************************************************.EQUATION*.SCALE METER*.MEGA.PARAM*.GLOBAL vss!+ vcc!*.PIN vss!*+ vcc!************************************************************************ * Library Name: 222* Cell Name: 1140720524* View Name: schematic************************************************************************.SUBCKT 1140720524 V-_SENSE VBG_H VBIAS1 VD4_EN VD4_OUT*.PININFO V-_SENSE:I VBG_H:I VBIAS1:I VD4_EN:I VD4_OUT:OMNM3 net17 net11 net16 vss! NN W=4u L=2u m=2MNM1 VD4_OUT net17 net16 vss! NN W=4u L=4u m=1MNM0 net11 net11 net16 vss! NN W=4u L=2u m=2MNM2 net16 VD4_EN vss! vss! NN W=5u L=600n m=1MPM6 net16 V-_SENSE net20 net20 NP W=12u L=1u m=3MPM5 net17 net20 net13 net13 NP W=6u L=2u m=2MPM4 net11 VBG_H net13 net13 NP W=6u L=2u m=2MPM3 VD4_OUT VD4_EN vcc! vcc! NP W=3u L=600n m=1MPM2 VD4_OUT VBIAS1 vcc! vcc! NP W=4u L=4u m=1MPM7 net20 VBIAS1 vcc! vcc! NP W=2u L=5u m=4MPM0 net13 VBIAS1 vcc! vcc! NP W=2u L=4u m=1.ENDS六、结果及分析LVS与RDC跑出的结果无错误，说明版图没有连接错误而且版图结构与电路图走线相匹配。