彻底掌握Quartus
QuartusII软件操作教程
时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。
Quartus 软件使用指南 quartus
保存好文件,默认文件名 保存好文件 默认文件名
启动仿真
仿真结果
以上时序仿真，会考虑延时信息，接下来做 功能仿真
选择功能
选择仿真工具
点击生成功能仿真网表
网表生成成功
点击开始按钮
查看网表
点击RTL viewer 点击
这就是程序所描述的2选一逻辑 这就是程序所描述的 选一逻辑 块
实验二
源文件1的结果
仿真波形
综合后网表
源文件2的结果
仿真波形
综合后网表
可以再新建一个工程来做，也可以在第一个 源文件的基础上稍作修改
仿真的文件的设置
时钟：在这里可以设置时钟为20MHz,即周期为 50ns 复位信号：复位信号是低电平有效，复位信号是在 系统刚启动时有效，所以先把复位信号拉低，过了 一段时间后拉高 数据输入：随意设置，为了显示，可以设置为二进 制的显示方式 输出：可以加入中间信号temp来显示，这里没有加。 为了观察方便，也可以设置为二进制的显示格式。
创建波形文件 由于分析与综合，没有产生仿真网表，所以 不可以直接点击仿真按钮，需要先生成功能 仿真网表 操作如下
点击它，生成功能仿真网表， 点击它，生成功能仿真网表， 完毕以后， 完毕以后，点击开始按钮即可 以仿真
多位加法器实现
本次试验在前面的基础上，来实现多位加法 器
多为加法器实现原理
新建文件夹 命名为n_adder 把h_adder.vhd,f_adder.vhd,拷贝到这个文件 里面，后面要使用这两个文件 新建工程，工程因为n_adder
（3）为工程选择目录，如下图所示
点击这个， 点击这个，选择工程存放路径
（4）目录选择完毕，给顶层命名，这里取名 为f_adder
EDA技术3-QUARTUS使用方法
厦门理工学院通信系 刘虹
26
3.4 LPM_ROM宏模块应用
使用Quartus II 的MegeWizard Plug-In Manager中的宏功能模块可以帮助用户完成一些复 杂系统的设计，并可以方便地对现有的设计文件 进行修改。这些宏功能模块包括LPM（Library Parameterized Megafunction）、MegaCore（例 如FFT、FIR等）和AMMP（Altera Megafunction Partners Program，例如PCI、DDS等）。下面以 波形发生器的设计为例，介绍Quartus II宏功能 模块的使用方法。
厦门理工学院通信系 刘虹 2
为了方便电路设计，设计者首先应当在计 算机中建立自己的工程目录（如d:\myeda）。 将自己的全部EDA设计文件放在文件夹中。
注意：工程文件夹的名称不要使用汉字，最好 也不要使用数字。
厦门理工学院通信系 刘虹
3
Quartus II原理图输入的基本操作
编辑原理图
引脚锁定
厦门理工学院通信系 刘虹
24
在设计中嵌入SignalTap Ⅱ逻辑分析
仪有两种方法：第一种方法是建立一个
SignalTap Ⅱ文件(.stp)，然后定义STP文
件的详细内容；第二种方法是用
MegaWizard Plug-InManager建立并配臵
STP文件，然后用MegaWizard实例化一个
HDL输出模块。
厦门理工学院通信系 刘虹
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1. 加入计数器元件 用鼠标双击原理图编辑窗， 在弹出的元件选择窗的 “Libraries”栏目中选择 “arithmetic”的 “lpm_counter”（计数器） LPM元件。LPM是参数化的多功 能库元件，每一种LPM元件都 具有许多端口和参数，通过对 端口的选择与参数的设臵得到 设计需要的元件。
【转】彻底掌握Quartus——基础篇
【转】彻底掌握Quartus——基础篇彻底掌握Quartus——基础篇版权声明：本⽂为博主原创⽂章，遵循版权协议，转载请附上原⽂出处链接和本声明。
本⽂链接：=============================================================你可以在上⾯搜索到quartus的下载链接，然后在百度能找到。
不建议⽤quartus13以前的版本(旧版带的USB blaster驱动可能在WIN8、WIN10上⾯安装不了)，还有quartus13及以后的版本都把IDE和器件包分成两部分，记得下载器件包。
此外，quartus13.0sp1是最后⼀个⽀持cyclone II的版本。
接下来，介绍Quartus 13最基础的⽇常使⽤⽅法。
如何新建⼯程就不说了，但是要注意，⼯程⽬录和⼯程名不要有中⽂和空格，还有，要有⼀个设计⽂件（如，.v、.vhd、.bsf⽂件）的名称要跟⼯程名⼀样，不然会有警告。
⼀、新建⼯程，New个设计⽂件，会出现下图所⽰。
上⾯那么多种⽂件有什么卵⽤？1、AHDL⽂件，⽤于编写Altera发明的AHDL语⾔，此语⾔已经被淘汰，可以不管它。
2、Block Diagram/Schematic⽂件，原理图⽂件，跟AD、PADS、Cadence等电路图设计软件的⽤法差不多。
3、EDIF⽂件，⽹表⽂件。
4、Qsys system⽂件，⽤于设计软核，Qsys前⾝是NIOS。
5、State Machine⽂件，状态机⽂件。
6、System Verilog⽂件，⽤于系统级验证。
7、Tcl script⽂件，TCL脚本⽂件。
8和9、常⽤的HDL⽂件（包括verilog和VHDL）10是⼗六进制⽂件，11是MIF⽂件，⽤于ROM或RAM的初始化。
12、Probe⽂件，⽤于观察FPGA内部某⼀信号，⼀般⽤Signaltap13、逻辑分析仪接⼝⽂件，暂时不知道有什么⽤。
14、VWF⽂件，⽤于调⽤quartus⾃带的仿真⼯具QSIM15、AHDL头⽂件，可以不管它。
图解Quartus的使用方法
Quartus的使用方法——从建工程到电路板下载全过程以模4计数器为例：1）打开Quartus，界面如下：2）创建工程，点击File—>New Project Wizard跳过第一个默认的界面，直接进入第二个：注意工程文件名与顶层实体名相同，这在写VHD文件时尤其要注意，在定义entity时名字必须与工程名一致，否则会报错。
下一步需要向工程里添加文件和库，我们现在不需要，暂时直接跳过。
3）选择器件这个器件的选择不能臆想，其实仔细看电板上的芯片就可以看到相应的型号。
一定要根据实际情况选择，否则仿真时会出现问题。
当然如果创建工程时没有选择也没有关系，到时候可以在device里面选择或者更改。
下一步基本上也是默认，直接next。
4）信息确认点击finish即可创建工程，如果发现信息需要修改，可以点击back。
5）创建设计文件点击File—>New，选择Block Diagram/Schematic File，单击OK。
弹出空白的编辑界面6）在空白处双击，在弹出的原件对话框中的Name里直接输入74161，或者可以根据上面的library属性图一级级的查找。
如果熟悉的话还是直接输入器件名称快。
单击OK，或者直接输入enter即可选中原件，然后在适当位置单击鼠标即可安置原件。
7）连接好的电路图如下注意这里有一个命名技巧：注意到右上角的输出线比其他线要粗，这是Bus line表示单向总线，而一般的细线叫Line。
选中该output，单击右键，在properties中的General中根据提示命名，比如这里的q[1..0]。
表明有两根线分别是q[0]和q[1]。
当然需指定这个总线在电路中是哪几根线，上图中是指从74161到与非门的输出线，所以要分别选中，并为之赋予相应的名字。
如果省略这一步，将会提示该q[1..0]没有指定，编译都不通过。
8）保存文件File—>save，注意文件名与工程名要相同，即不改变默认名即可。
QuartusII入门详细教程实例讲解
Quartus II入门详细教程实例讲解写在前面：1.本教程适合以前没有接触过QuartusII开发软件的新手，本教程是基础的入门，后续的学习还得大家自己努力。
2.本教程非常详细手把手带大家入门，网上现存的很多教程，有的过于跳跃，难以跟上；有的遇到错误，但教程没有指出，导致我们不知道怎么做。
3.本教程首先通过简单的仿真实验带大家入门。
VHDL源代码会附在文档最后。
4.本教程使用Quartus II 9.1版本进行演示，其他版本的操作差别不是太大，也可以进行学习。
目录一、Quartus II开发软件基本介绍1.1 Quartus Ⅱ简介Quartus Ⅱ是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
1.2 Quartus Ⅱ开发流程使用Quartus II 软件进行开发的流程如图1.2.1所示。
需注意的是，Quartus II还可以使用命令行模式的TCL批处理脚本进行自动流程控制。
图1.2.1 Quartus Ⅱ开发流程二、用3-8译码器的设计介绍QuartusⅡ的基本使用方法（VHDL仿真）1.1打开软件双击桌面安装好的QuartusⅡ 9.1图标，打开软件，主页面如图1所示。
图1在图1中，1区为菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
2区为快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
3区为资源管理窗口。
4区为编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，当显示100%是表示编译或者综合通过。
5区为工作区。
6区为信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
2.2新建工程运行菜单命令“File->New Project Wizard”，打开新工程向导，首先出现如图2所示的工程向导介绍对话框。
Quartus软件操作
Quartus软件操作Quartus的学习以及了解DE2，通过简单step by step例子的引导。
本实验通过几个简单的例子向大家介绍FPGA开发软件QuartusII的使用流程以及文本输入和图形输入法的设计步骤。
1.Quartus II 的文本编辑输入法Quartus II 的文本编辑输入法设计电路时, 首先要建立设计项目实验步骤：第1步：打开QuartusII。
第2步：新建一个空项目。
执行File->New Project Wizard命令，进入新建项目向导。
如下图所示，填入项目的名称，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。
第3步：执行Next，进入向导的下一页进行项目内文件的添加操作，如果没有文件需要添加进项目，则直接按Next按钮既可。
第4步：指定CPLD/FPGA器件，如下图所示，选择芯片系列为“CycloneII”，型号为“EP2C35F672C6N”。
选择型号时，可直接在列表框中查找，也可通过指定封装方式（Package）为“FBGA”、引脚数（Pin count）为“672”以及速度等级（Speed grade）为“6”这3个参数值来进行筛选。
第5步：向导的后面几步不做更改，直接按Next即可，最后按Finish结束向导。
到此即完成了一个项目的新建工作。
第6步：新建一个VHDL文件。
由于之前建立的项目还是一个空项目，所以接着需要为项目新建文件。
执行File->New命令，在“Device Design Files”选项页中选择“VHDL File”,然后点击OK按钮。
这时自动新建一个名为Vhdl1.vhd的文档，执行File->Save As命令，将文档另存为and2gate.vhd文件，结果如图所示。
第7步：代码输入。
在and2gate.vhd代码编辑窗口内输入以下代码：library ieee;use ieee.std_logic_1164.all;entity and2gate isport(a,b:in std_logic;y:out std_logic);end and2gate;architecture behav_and2gate of and2gate isbeginy<=a and b;end behav_and2gate;第8步：代码的语法检查和编译。
quartus教程
计算机并口 器件编程接口
PCB Board
PLD
EDA技术的范畴
PCB 设计
模拟电路 数字电路
电路设计
本课程内容！
混合电路 设计输入
PLD 设计
逻辑综合 仿真 编程下载
IC 版图设计
真有趣，可以按自己的想法设计一个芯片！
我也要参加全国大学 生电子设计竞赛！ 生电子设计竞赛！
呀，毕业设计正好能用得上哎！
现代的数字系统设计方法（续1）
1.根据设计要求划分功能模块 2. PLD开发（利用EDA工具）
设计输入：采用原理图 硬件描述语言（HDL） 描述出输 原理图或 （ 1 ） 设计输入 ： 采用 原理图 或 硬件描述语言 （ HDL ） ， 描述出 输 入和输出的逻辑关系，将整个原理图或程序输入到计算机中； 入和输出的逻辑关系，将整个原理图或程序输入到计算机中； （ 2 ） 设计的编译 ： EDA 工具可自动进行 逻辑综合 ， 将功能描述转 设计的编译：EDA工具可自动进行逻辑综合， 工具可自动进行逻辑综合 换为门级描述，或转换成具体PLD的网表文件，将网表文件自动 换为门级描述，或转换成具体PLD的网表文件， PLD的网表文件 适配到具体芯片中进行布局布线 布局布线； 适配到具体芯片中进行布局布线； 功能仿真和时序仿真； （3）功能仿真和时序仿真； （4）编程下载到实际芯片中，在实验台上进行验证； 编程下载到实际芯片中，在实验台上进行验证； 到实际芯片中 在每一阶段若有问题 有问题， 在计算机上直接修改设计， （5）在每一阶段若有问题，可在计算机上直接修改设计，重复以 上过程。 上过程。
优点：
效率高——所有这一切，几乎都是借助计算机利 用EDA软件自动完成！ 容易检查错误，便于修改； 设计周期短、成功率很高 ； 产品体积小。
Quartus使用的简易流程
Quartus使用的简易流程简介Quartus是一种集成电路设计工具，广泛应用于数字电路和逻辑设计。
本文将介绍Quartus的使用流程，包括安装、项目创建、设计与仿真、编译、下载与调试等步骤。
安装1.下载Quartus软件包并解压缩。
2.运行安装程序，并按照提示完成安装过程。
项目创建1.打开Quartus软件。
2.在欢迎界面点击“New Project”创建新项目。
3.设置项目名称和存放位置。
4.选择适当的目标设备和波特率设置。
5.点击“Next”进入下一步。
6.添加需要的源文件和约束文件。
7.点击“Finish”完成项目创建。
设计与仿真1.双击项目中的设计文件以打开编辑器。
2.使用编辑器进行设计与编码。
3.选择合适的仿真工具，如ModelSim。
4.配置仿真工具的设置。
5.运行仿真，检查设计的正确性。
编译1.点击“Compile Design”按钮开始编译设计。
2.等待编译完成。
下载与调试1.连接开发板或FPGA设备到计算机。
2.点击“Assignments”菜单，选择“Device”。
3.配置下载设置，包括设备和下载文件。
4.点击“Start”按钮开始下载。
5.下载完成后，进行调试和验证设计功能。
总结本文介绍了Quartus使用的简易流程，包括安装、项目创建、设计与仿真、编译、下载与调试等步骤。
希望通过这些简要的步骤能够帮助您更好地使用Quartus 进行集成电路设计。
如果您有其他疑问，请参考Quartus的官方文档或寻求相关的帮助。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
quartus教程
Quartus 简明教程以设计一个简单的LED7段译码器为例介绍使用Quartus设计的全过程。
Step1 ：打开quartus，显示窗口如图1所示：ProjectNavigatorMessage Widow图1 quarts启动后的显示界面Step2: 新建工程：Quartus设计都是以工程为单位的，也就是说每一个设计必须包含在某一个工程中。
（1）点击File菜单”New Project Wizard…”菜单项（图2），启动项目向导(图3)。
图2 New Project 选项图3 项目向导第一个窗口在图3中点击Next，出现图4所示的窗口，要求设置项目路径、顶层设计文件的名称。
设计中最好保持project 的名字和顶层文件名相一致，这里我们在project name（第二个编辑框）中输入需要设计的bin27seg（图5）。
点击Next，出现图6所示窗口，在这里可以添加我们已经设计好的文件。
假设我们现在还没有.vhd设计文件，掠过此步，直接点击Next。
项目路径项目名称顶层设计实体名图4 项目基本信息设置图5 项目名称填写图6 添加已有文件图7 第三方eda工具选择Array注意题目图8图9图10图11图12图13 图14图15在bin27seg.vhd 文件中输入代码(代码附后)图16图18图19Bin27seg的rtl级电路图20图21图22 编译全过程图23图设计的另一部分就是验证自己的设计功能是否正确。
这里我们采用激励的方式，给定输入波形，观察输出是否正确。
（注这步也非必须，如果对自己的设计有充足的信心：）不过建议大家稍微大些的设计一定要做仿真）选择File 菜单->new…，在other files 表签页，选择vector waveform file （波形文件），点OK ，如图25所示，将其保存，如图26,注意文件名和要仿真的实体名保持一致波形文件图25图26图27现在要作的是把设计中的输入和输出管脚引进波形文件。
彻底掌握Quartus
彻底掌握Quartus一、前言。
Signaltap是嵌入式逻辑分析仪，说到嵌入式，很容易让人想起ARM，其实Signaltap跟ARM没有半毛钱关系。
这里的嵌入是嵌到FPGA的内部。
如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了Signaltap是由一些逻辑电路组成，而不是仿真。
请不要把Signaltap和Modelsim混为一谈（如果是一样的话，就不用起两个名字了），就算两个软件的界面上的波形很像。
以下是Signaltap界面上的波形（代表实际的波形）。
以下是Modelsim界面上的波形（代表仿真的波形）。
二、基本操作。
首先，要确保你的工程能成功综合，并且所消耗的资源不能为0。
然后在Quartus界面下，点开T ools菜单，打开SIgnaltap。
在SIgnaltap界面下，确保Jtag和FPGA开发板能用。
设置主时钟，点击红色箭头所指的地方。
在Filter下，一般是选择Post-Compliation（综合后）。
点击List，可以看到节点名。
可以看到由原理图或者HDL文件的节点名了，这里选择clk50M。
这个clk50M不是随便选的，是原理图上的全局时钟，这里用晶振的时钟做为Signaltap的采样时钟，你也可以选PLL倍频后的时钟，这都是看具体情况而定。
选择采样深度，也就是采多少个点，这也是看具体情况而定，深度越大，需要的资源越多，这里选择128。
确保已选中Setup标签（红色箭头所指，选中为白色，未选中为灰色），然后双击红圈所示区域。
Filter同样选择综合后，同样点List列出所有节点。
选择你想要观察的节点，这里选的是dig和segment。
dig和segment，同样在原理图（或者HDL文件）中有出现过的，是有效的节点名。
成功添加节点的话，会在Setup和Data标签下，出现下图所示。
好了，现在你可以在Quartus界面下，点Save all以保存所有文件，然后综合，再到Signaltap界面下，选择sof文件，下载（红色箭头所示的图标）。
QuartusII中文完整教程
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件：选择仿真器和综合器类型（默认“None”为选择QuartusII自带的），选择目标芯片（开发板上的芯片类型），如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具（若都不选择，则使用QuartusII自带的所有设计工具）如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要工程建立后，若需要新增设计文件，可以通过 Project/Add_Remove……在工程中添加新建立的设计文件，也可以删除不需要的设计文件。
编译时将按此选项卡中显示文件处理。
注意：通过工程向导做作的设置都是可以在Assignments/settings下再进行修改的。
QuartusII软件使用说明
QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。
本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。
2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。
2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。
2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。
3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。
3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。
您可以根据需要选择适合的编辑器进行设计和编码。
4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。
4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。
4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。
4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。
4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。
5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。
5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。
5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。
5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。
5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。
quartus 使用方法
quartus 使用方法使用 Quartus 软件的一般步骤如下：1. 新建工程：在 Quartus 软件中，选择 "File" -> "New Project"。
按照向导的指示，选择合适的芯片型号，并将项目名称和位置设置好。
在向导的最后一步，记得将 "Language" 从 "VHDL" 改为 "Verilog"，然后点击"Finish"。
2. 添加代码文件：在工程中，选择 "File" -> "New"，然后选择 "Verilog HDL File"。
在新建的 Verilog 文件中，可以编写代码。
编写完成后，保存文件，并点击工具栏中的 "Start Compilation" 按钮检查语法错误。
3. 新建 Testbench：选择 "Process" -> "Start Test Bench Template Writer"。
在弹出的对话框中，选择一个合适的模板，然后点击 "OK"。
在Testbench 中，可以编写测试代码，并使用 ModelSim 进行仿真。
4. 编译和下载：完成代码编写和测试后，需要重新编译整个工程。
编译完成后，可以在 "Output_files" 文件夹中找到一个 .sof 文件。
这个文件可以通过 JTAG 方式下载到 FPGA 运行。
将下载器连接 PC 和开发板，接通电源（注意要先插下载器的 JTAG 排线，然后再上电）。
打开下载界面，选择JTAG 模式，并找到下载文件。
点击 "Start" 按钮开始下载。
以上步骤仅供参考，具体操作可能会因软件版本和项目需求的不同而有所差异。
Quartus使用方法
QUARTUS II 的使用方法一．原理图输入法1.建立新工程。
菜单“file/new project wizard…”命令，弹出下图1所示的对话框，分别输入新工程所在的路径、工程名字和顶层实体的名字。
其中，工程名字和顶层实体的名字必须相同。
图1输入完名字后，点击“next”钮，如果新工程的路径不存在，则会提示创建该路径，如下图2，点击“是（Y）”，即可创建该路径。
图2然后弹出如下图3对话框，图3选择该工程所需要加入的其他文件和库，若没有，则直接点击“next”钮。
再弹出如下图4对话框，图4在此图4中选择目标器件。
点击“next”钮，弹出如图5所示的对话框。
图5在图5的对话框中选择第三方EDA工具，若没有，点击“next”钮，弹出如图6所示的对话框，点击“finish”钮，完成新工程的建立。
图62.建立原理图文件菜单“file/new…”命令，弹出如图7所示的对话框，选择“Block Diagram/Schematic File”，点击“OK”钮。
图7在图8所示的图形编辑窗口中的空白处放置元件符号、输入引脚和输出引脚，并对各输入引脚和输出引脚命名，然后连接各器件。
图8保存文件，菜单“File/Save”命令，弹出如图9所示对话框，文件名默认与工程名相同，扩展名为.bdf。
点击“保存”钮。
图9（若是建立Verilog HDL 文件，则在图7中选择“Verilog HDL File”, 即可弹出文本编辑窗口，在该窗口中输入Verilog HDL 源程序文件后，保存该文件，之后操作就同下面各步骤。
）编译工程。
菜单“Processing/Start Compilation”命令，开始编译，编译成功后，弹出图10所示的窗口。
点击“确定”钮。
图103.建立矢量波形文件。
菜单“File/New…”命令，弹出图11的对话框，选择“Vector Waveform File”，点击“OK”钮。
图11弹出如图12所示的矢量波形编辑窗口，在该窗口左边的空白处双击鼠标左键，弹出如图13所示的“Insert Node or Bus ”对话框。
quartus操作技巧
QuartusII操作技巧1、原理图输入时，标注可以通过复制，然后重命名设置，要注意的是，复制时必须连同连线一起复制，否则粘贴后就是纯文本而不是标注了。
2、原理图输入时，输入端口命名的技巧：假设输入端为a[7..0]、b[7..0]，则只需要先输入两个输入端口，将其命名为a0、b0并连好导线，然后将端口和导线一并复制，则可以很方便地生成a1b1……a7b7；同理，假设输出端为sum[7..0]，则只需要先输入一个输出端口，将其命名为sum0并连好导线，然后将端口和导线一并复制，则可以很方便地生成sum1……sum7。
3、在仿真集成环境下，软件默认位于上面的位为高位，下面的位为低位，如果有必要将上下位顺序颠倒时，可以将所有位全部选中，点仿真工具条上的，选中即可。
这里decending是指降序，ascending是升序。
4、在移位程序中，如果想把中间信号添加进仿真文件以显示移位过程，可这样操作：在name栏单击右键，insert nodes or bus→ node finder→Filter: pins:all & Register: post-fitting，然后list就可以显示并添加中间信号；引脚锁定时，在node filter的空白处单击右键，点node finder，方法同前。
另外，在锁定输出端dataout，中间信号是q[7..0]时，dataout和q[7]（或q[0]）锁定在同一个引脚才不会出现警告。
5、实验过程中，同一工程如果有几个设计实体，一则要注意编译前设置顶层实体，方法：project→set as top-level entity；二则要注意在仿真前设置当前要仿真的文件，否则会出现找不到仿真源文件的错误提示，方法：assignments|settings…下的simulator选项卡中选择simulation input 文件，并且在此选项卡里，还可以设置。
6、关于（）和[]在原理图源文件和VHDL源文件中的使用。
第四讲QuartusII使用简介(自学).
用鼠标左键单击Update Symbol or Block，将出现升级向导窗口，引导 用户将原来的宏模块符号和框图升级为修改后的形式。
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③ View
View菜单的 命令主要是 进行文件视 图操作，原 理图文件视 图菜单如图 所示。
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◆ Utility Windows：通用窗口。 用鼠标左键单击Utility Windows，将出现下拉菜单。 单在该菜单中 列有Project Navigater(项目管理器)、Node Finder(节点查找器)、Tcl Console(工具命令语言控制器)、Messages(信息管理器)、Status(状 态管理器)、Change Manger(内容更改管理器)。 用鼠标左键单击其中某项，将打开或关闭该项所对应的窗口。 ◆ Full Screen：全屏。 用鼠标左键单击Full Screen，将打开或关闭全屏显示。
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◆ Insert Symbol：插入符号。 用鼠标左键单击Insert Symbol，将出现插入模块符号窗口，引导用户 在原理图中插入宏模块符号。 ◆ Insert Symbol as Block：插入符号为模块。 用鼠标左键单击Insert Symbol as Block，将出现插入模块符号窗口， 引导用户在原理图中插入宏模块框图。该框图对宏模块进行了详细的 说明，但不能作为电路元器件使用。 ◆ Edit Selected Symbol：编辑所选符号。 选中某宏模块符号后，该功能被激活。用鼠标左键单击Edit Selected Symbol ，将出现宏模块符号编辑窗口。在该窗口中，可以修改宏模块 的外形和文本。 ◆ Update Symbol or Block：升级符号或模块。
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◆ Generate PowerPlay Early Power Estimator File：创建功 率估算文件。 用鼠标左键单击Generate PowerPlay Early Power Estimator File，将出现对话框，引导用户给项目创建并保存功率估算文 件。 ◆ Locate：定位。 用鼠标左键单击Locate，将出现二级下拉菜单，引导用户实 行定位操作。 ◆ Set as Top-Level Entity：设为项层入口。 在具有多个源文件的项目中,必须有唯一的1个顶层文件。在 项目管理窗口中，选择某文件，再用鼠标左键单击Set as Top-Level Entity，将完成顶层文件的指定。 ◆ Hierarchy：层次。 用鼠标左键单击Hierarchy，可实现多层次文件的上下层次跳 转。
【精选】Quartus安装、配置和使用方法
Quartus Ⅱ安装、配置和使用方法实验教学目的：学会Quartus Ⅱ的基本使用流程学会Quartus Ⅱ的基本使用方法学会Quartus Ⅱ的基本仿真方法1．安装过程和一般的软件安装相同，安装过程中指定安装路径时用英文，且安装路径中最好不要出现空格。
根据需要可裁剪、定制软件，尤其是磁盘空间有限、为节约磁盘空间时，可选择安装最核心最重要的部分，对不重要的部分可不予安装。
基本过程如下：①插入Quartus Ⅱ安装光盘后，安装程序会自动运行，屏幕上出现安装界面。
用户也可以通过手动运行光盘中的安装程序Install.exe,启动安装界面②选择Install Quartus ⅡSoftware ,在安装向导完成之后，按照安装程序的提示一步步地完成安装操作。
③第一次运行Quartus Ⅱ时，将出现Quartus Ⅱ管理窗口，同时会在管理窗口上出现提示信息，提示用户设置授权文件。
2．配置licenseEDA工具的license一般与网卡号关联。
未建立license就使用软件时，会弹出如图1.2所示的对话框。
没有有效的license文件，无法使用该软件或者只能使用该软件的部分功能。
选中对话框中第三项来指定有效的license文件（安装软件中一般会提供一个以.dat为扩展名的license文件）。
图1.2 选择指定有效license 文件的选项在Tools 菜单下选择License Setup ，即进入如图1.3所示的界面。
可看到license 文件所处路径以及系统的网卡号信息。
复制网卡号，单击OK ，找到license 文件，用记事本打开，根据license 的修改说明把其中的HOSTID 全部用本机网卡号替换，然后保存。
图1.3 建立license 的界面完成上述License Setup 后，再次进入License Setup 界面，可看到如图1.4所示的Licensed AMPP/MegaCore functions 一栏显示了提供商、产品等信息，这说明已成功建立License 。
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彻底掌握Quartus你可以在EETOP的论坛上面搜索到quartus的下载链接，然后在百度能找到破解方法。
不建议用quartus13以前的版本(旧版带的USB blaster驱动可能在WIN8、WIN10上面安装不了)，还有quartus13及以后的版本都把IDE和器件包分成两部分，记得下载器件包。
此外，quartus13.0sp1是最后一个支持cyclone II的版本。
接下来，介绍Quartus 13最基础的日常使用方法。
如何新建工程就不说了，但是要注意，工程目录和工程名不要有中文和空格，还有，要有一个设计文件（如，.v、.vhd、.bsf 文件）的名称要跟工程名一样，不然会有警告。
一、新建工程，New个设计文件，会出现下图所示。
上面那么多种文件有什么卵用？1、AHDL文件，用于编写Altera发明的AHDL语言，此语言已经被淘汰，可以不管它。
2、Block Diagram/Schematic文件，原理图文件，跟AD、PADS、Cadence等电路图设计软件的用法差不多。
3、EDIF文件，网表文件。
4、Qsys system文件，用于设计软核，Qsys前身是NIOS。
5、State Machine文件，状态机文件。
6、System Verilog文件，用于系统级验证。
7、Tcl script文件，TCL脚本文件。
8和9、常用的HDL文件（包括verilog和VHDL）10是十六进制文件，11是MIF文件，用于ROM或RAM的初始化。
12、Probe文件，用于观察FPGA内部某一信号，一般用Signaltap13、逻辑分析仪接口文件，暂时不知道有什么用。
14、VWF文件，用于调用quartus自带的仿真工具QSIM15、AHDL头文件，可以不管它。
16、原理图的Symbol文件，用于编辑原理图Symbol，跟你用电路图设计软件时，画原理图库差不多。
17、JTAG链描述文件，给一个或多个芯片下载代码时用的。
18、Synopsys约束文件，时序约束用的SDC文件。
19、txt文件。
就算quartus支持那么多种文件，但常用的没几个，一般是原理图.bdf文件或者纯文本的.v或.vhd文件，就算后面需要用逻辑分析仪或者时序约束，也是可以用quartus自动给你生成的。
特别要注意一下，不同类型的文件，名字最好不一样。
比如，已经有了test.v，就不要用弄test.vwf，不然你双击test的原理图Symbol的时候，会问你要打开test.v还是test.vwf，让你浪费不必要时间。
我一般是除了.v或.vhd文件用test之外，vwf就用test_vwf.vwf，bdf就用test_top.bdf。
二、如何把HDL 文件，转成原理图Symbol先选中你要转的HDL文件。
白色衬底（左边）是被选中的HDL文件，右边是没有选中的，然后在菜单栏File下面。
点Create Symbol Files for Current File，即可把HDL转成原理图Symbol了，然后新建一个.bdf的原理图文件。
双击红圈位置，在libraries->Project下，已经生成了原理图Symbol了，点OK，可以调用了。
（我的机子是高分屏，Symbol显示有点问题，是quartus对高分屏支持得不好）。
如果你觉得原理图的symbol不够大，可以按住Ctrl键，滑动鼠标滚轮，可以使symbol放大/缩小。
再来对照一下，原理图Symbol和.vhd文件的实体entity bin2bcd isport(clk_50M: in std_logic;add : in std_logic;sub : in std_logic;bcdout1:out std_logic_vector(3 downto 0));end bin2bcd;这是一一对应，输入在左，输出在右，有多个输入的时候，也会按顺序排列，如果不方便连线，可以改一下引脚的顺序，再保存，生成Symbol，再update。
右击Symbol，就可以update了，update时，会出现下面的对话框。
懂点英语的，都能看懂上面三个选择。
1、只update选中的symbol，2、update所有关联（名字一样）的symbol，3、update全部symbol。
一般选第一个。
quartus13有个bug，生成的symbol的实例名可能会重名，而报警告。
这时，可以右击symbol，选properties。
把上图的inst改成其它名字就可以了。
三、在刚才调用symbol的位置，还可以调用其它IP核。
在Name下面输入input，可以调用输入端口，output就是输出端口了，这些都是quartus自带的一些symbol，把primitives下面的折叠全部打开，你会发现有很多东西，如：与或非门、各种触发器等。
当然，还有其它东西，自己去挖掘吧。
特别要说明两个symbol，VCC代表高电平，GND代表低电平，可用于使能或者其它用途。
也是在刚才那个对话框，下面有MegaWizard，用来调用quartus自带的IP核，也叫宏功能模块（LPM），有部分是免费，部分是收费，还有部分需要联网下载的。
MegaWizard的使用方法也很简单，写上IP核的名字，一步步next到finish 就可以了，调用也是在上面那个对话框里调用。
其中，原理图symbol之间的连线要注意一下位宽，不然会出错。
也可以使用网络标号，先把线引出来，选中线，再输入网格标号就可以了，但是要注意一下格式，如：qout是8位，网络标号就要写成qout[7..0]。
也有些特殊用法，如下图所示：这里，引出64位宽的fre信号，而在另一个symbol则只连了[63..32]这几个脚，这是合法的，空出来的引脚，没用的话，可以不管。
四、编写好你的设计文件之后，就可以编译（也可以叫综合）了。
因为综合很慢，所以先分析一下设计文件有无语法错误之类的，再综合。
综合的时候，要注意，哪个是顶层文件。
比如你弄一个流水灯，在led_top.bdf里面，有分频模块fre_div的symbol和流水灯控制模块led_ctrl的symbol的话，那么led_top.bdf就是顶层文件，因为它调用了你所有的设计文件。
你可以先选中led_top.bdf，再用快捷键Ctrl+Shift+J，把它设置为顶层文件，不然综合出来有很多警告，甚至出错。
上图所示，蓝圈就是分析设计文件了，而红圈就是综合。
综合之后，就会生成report，告诉你，你设计出来的电路占用哪些资源。
懂点英文和FPGA的内部结构的，都能看懂上图。
现在解释一下：1、电路占用了62个LE。
2、电路占用了43个组合电路。
3、电路占用了55个专用的寄存器。
4、整个电路占用了55个寄存器。
5、电路使用了31个引脚，我的FPGA是EP2C8Q208C8N，一共有208个引脚，其中138个引脚是可用的。
6、电路使用了0个虚拟引脚，虚拟引脚是前期设计时，预先分配的，可以解决引脚不够用导致无法综合的问题。
7、电路使用的内存为0 bit，这里memory是指FPGA内部的存储单元，包括ROM和RAM，其中RAM指的是块RAM 而不是分布式RAM，因为分布式RAM是用LE实现的。
8、电路使用了0个PLL，我这芯片一共有2个PLL，PLL 是固核（也可以认为是硬核，硬核和固核的分界线并不是很明确），可以配置一下就调用，某些FPGA会有4个或更多的PLL固核。
五、接下来看看，你综合出来是个什么电路。
在菜单栏的Tools下面，点击查看RTL图、状态机图（前提是综合出来有状态机）或者工艺映射表（Technology Map）其中RTL图和工艺映射表，都可以表示你设计出来的电路，区别在于，RTL图抽象层次更高一些，而工艺映射表更接近于门级。
某些时候，RTL并不能完全表示出电路的正确性，因为综合出来，有部分细节出错，在RTL图看不出来，这里得用工艺映射表。
六、用Assignment Editor锁管脚。
在Value下面输入23，就可以把clk锁定在23号引脚了。
如下图所示。
七、锁完之后，保存好，还要再综合一次，这样的综合出来的电路才是你需要的。
如果不想综合两次，那就要用TCL脚本来锁管脚了。
新建一个TCL脚本文件。
输入如下代码：set_location_assignmentPIN_23 -to clk这样就可以把clk锁定在23号引脚了。
如果你的引脚是按键，就要加上拉电阻（不然会容易烧坏IO口），输入如下代码：set_location_assignmentPIN_208 -toswitch_inputset_instance_assignment -nameWEAK_PULL_UP_RESISTOR ON -to switch_input这样就把switch_input这个锁在208号引脚，同时给208号引脚加了上拉电阻。
保存好你的TCL脚本，然后在菜单栏的tools下，点TCL scripts，点Run，运行一下你的TCL脚本。
这样，就只需要综合一次了。
八、接好你的JTAG就可以用Programmer下载代码了，由于此步骤太简单了，省略。
其中sof文件，是直接JTAG下载的，断电就没了；pof文件是AS下载，断电可保存。
但是AS下载需要额外加点电路，而且对电路要求高，有点问题都无法下载，而且工业上的板子也只有JTAG下载口（节省PCB面积），这样就得用JTAG间接下载，断电可保存。
在菜单栏的file下，转换编程文件：选择jic格式，配置芯片的型号（我这里是EPCQ16），然后改一下jic的名字，默认是output_file。
先点一下SOF Data然后add file，把你的SOF 文件添加进去。
然后点generate即可生成jic文件。
最后在programmer，添加这个jic文件，就可以下载代码了。
下载完之后，FPGA并不直接运行代码，需要先断电，再上电，FPGA才正常工作。